EPC1TC32 vs EPC2TC32N Comparación
Comparación detallada lado a lado de EPC1TC32 por Intel y EPC2TC32N por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.
Comparación de especificaciones
| Parámetro | EPC1TC32 | EPC2TC32N |
|---|---|---|
| Marca | Intel | Altera |
| Categoría | FPGA & CPLD | Memory ICs |
| Estado del ciclo de vida | Obsolete | Obsolete |
| Estado del stock | In Stock | In Stock |
| Precio unitario (USD) | $9,75 | $9,20 |
| Tipo de memoria | Configuration PROM (OTP EPROM) | Flash Configuration PROM |
| Tamaño de memoria | 1 Mbit | 1.6 Mbit |
| Configuration Interface | Altera Serial Configuration (proprietary) | — |
| Supported FPGA Families | FLEX 10K, APEX, Mercury, ACEX 1K, Cyclone | ACEX 1K, APEX 20K, APEX II, Arria GX, Cyclone, Cyclone II, FLEX 10K, FLEX 6000, Mercury, Stratix, Stratix GX, Stratix II, Stratix II GX |
| Tensión de alimentación | 3.3 V | — |
| Temperatura de funcionamiento | 0 C to +70 C (commercial grade) | 0 °C to +70 °C (Commercial) |
| Encapsulado | 32-pin TQFP (7x7 mm) | 32-TQFP (7x7 mm) |
| Recuento de pines | 32 | — |
| Programming Method | Altera ByteBlasterMV / MasterBlaster download cable | — |
| JTAG ISP Support | Not supported (EPC1 limitation) | — |
| Cascadable | No (single-device configuration only) | — |
| Configuration Pins | DATA, DCLK, nCONFIG, nSTATUS | — |
| Tipo de montaje | Surface Mount | Surface Mount |
| Nivel MSL | [DATA_NEEDED: MSL level] | — |
| Estado RoHS | [DATA_NEEDED: RoHS status] | [DATA_NEEDED: RoHS compliance status] |
| Manufacturer | — | Altera (now Intel) |
| Programmable Type | — | In System Programmable (ISP) |
| Interfaz | — | JTAG (IEEE 1149.1) + serial/parallel |
| Supply Voltage - VCCINT | — | 3.0 V to 3.6 V or 4.75 V to 5.25 V |
| Supply Voltage - VCCIO | — | 3.0 V to 3.6 V or 4.75 V to 5.25 V |
| Max Configuration Clock | — | 8 MHz |
| Daisy-Chain Support | — | Yes (multi-FPGA cascade) |
| JTAG Compliance | — | IEEE 1149.1 |
| Configuration Mode | — | Serial (AS) or Parallel (PS/AP) |