EPM3064ATC100-7 vs EPM3064ATC-100-10N Comparación

Comparación detallada lado a lado de EPM3064ATC100-7 por Altera y EPM3064ATC-100-10N por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM3064ATC100-7 EPM3064ATC-100-10N
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Activo
Estado del stock In Stock In Stock
Precio unitario (USD) $3,08 $2,20
Family MAX 3000A MAX 3000A
Usable Gates 1,250 —
Macrocells 64 —
Logic Array Blocks (LABs) 2 2
Maximum User I/Os 66 (in 100-pin TQFP) —
Pin-to-Pin Propagation Delay (tPD) 7.5 ns (-7 speed grade) —
Maximum Internal Counter Frequency 135.1 MHz —
Supply Voltage - VCCINT (Core) 3.3 V —
Supply Voltage - VCCIO (I/O) 2.5 V or 3.3 V (5.0 V tolerant inputs) —
Technology CMOS EEPROM —
Encapsulado 100-pin TQFP TQFP-100
Tipo de montaje Surface Mount Surface Mount
Temperatura de funcionamiento 0C to +70C (commercial) 0C to +70C (commercial)
In-System Programming (ISP) Yes, via IEEE 1149.1 JTAG —
PCI Compliance PCI Local Bus Specification Revision 2.2 —
JTAG Boundary Scan Yes —
Lead Free / RoHS Compliant (modern shipments) —
Device Type — CPLD (Complex Programmable Logic Device)
Macro Cells — 64
User I/O Pins — 66
Usable Gates (min) — 600
Usable Gates (typical) — 1,250
Pin-to-Pin Delay (tPD) — 10 ns
Counter Frequency (fCNT) — 227.3 MHz
Supply Voltage (VCCINT) — 3.3 V
In-System Programmability — Yes (IEEE 1532 / JTAG 1149.1)
Programming Interface — 4-pin JTAG (TCK/TMS/TDI/TDO)
Estado RoHS — Compliant

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