EPM3512AQC208-10 vs EPM3512AQC208-10S Comparación

Comparación detallada lado a lado de EPM3512AQC208-10 por Altera y EPM3512AQC208-10S por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM3512AQC208-10 EPM3512AQC208-10S
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $22,10 $9,75
Family MAX 3000A MAX 3000A
Usable Gates 10,000 1750
Macrocells 512 512
Logic Array Blocks (LABs) 32 32 (16 macrocells each)
User I/Os 208 208
Propagation Delay (tPD) 7.5 ns —
Maximum Frequency (fCNT) 116.3 MHz —
Supply Voltage (VCCINT) 3.3 V —
Configuration Memory EEPROM (non-volatile) —
In-System Programmability Yes (IEEE Std. 1532) —
JTAG Boundary Scan Yes (IEEE 1149.1) —
PCI Compliance PCI Local Bus Spec Rev. 2.2 (-10 speed grade) Yes (PCI Local Bus Specification Rev 2.2)
Encapsulado 208-pin PQFP 208-pin FineLine BGA-256
Temperatura de funcionamiento 0C to +70 C (commercial) 0C to +70C (commercial)
Estado RoHS [DATA_NEEDED: RoHS status not in verified data] [DATA_NEEDED: rohs_status]
Device Type — CPLD (Complex Programmable Logic Device)
Speed Grade — -10 (tPD1 = 7.5 ns)
Propagation Delay (tPD1) — 7.5 ns (pin-to-pin)
Supply Voltage - VCCINT (internal) — 3.3 V
Supply Voltage - VCCIO (I/O) — 2.5 V, 3.3 V, or 5.0 V (MultiVolt)
Programming Technology — CMOS EEPROM
In-System Programmability (ISP) — Yes (IEEE Std. 1149.1 JTAG)
Boundary-Scan (JTAG) — Yes (1149.1 compliant)
Program/Erase Endurance — 100 cycles minimum
Logic Family — CMOS
Process Technology — EEPROM-based CMOS

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