EPM3512AQC208-10NS vs EPM3512AQC208-2 Comparación

Comparación detallada lado a lado de EPM3512AQC208-10NS por Altera y EPM3512AQC208-2 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM3512AQC208-10NS EPM3512AQC208-2
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Activo Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $32,40 $18,75
Family MAX 3000A MAX 3000A
Device Type CPLD (Complex Programmable Logic Device) —
Macro Cells 512 —
Usable Gates 10,000 —
Logic Array Blocks (LABs) 12 16
User I/Os 172 —
Pin-to-Pin Delay (tPD) 10 ns (speed grade -10) —
Internal Counter Frequency 227.3 MHz max —
Propagation Delay 7.5 ns (datasheet figure) —
Core Supply Voltage (VCCINT) 3.3 V —
I/O Supply Voltage (VCCIO) 2.5 V / 3.3 V / 5.0 V (MultiVolt) —
Logic Family CMOS, EEPROM-based —
Configuration Non-volatile EEPROM, in-system programmable (JTAG IEEE 1532) —
Encapsulado 208-pin PQFP PQFP-208 (QC)
Temperatura de funcionamiento 0C to +70C (commercial) —
ISP Standard IEEE Std. 1532 —
Estado RoHS [DATA_NEEDED: rohs status] Non-compliant (legacy PQFP)
Tipo de montaje Surface Mount Surface Mount
Macrocells — 512
User I/O Pins — 172
Speed Grade — -2
Supply Voltage (Core) — 3.3 V
Output Drive Voltage — 2.5 V / 3.3 V programmable
Input Voltage Tolerance — 2.5 V / 3.3 V / 5.0 V
Process Technology — 0.30 µm EEPROM
Program/Erase Endurance — 100 cycles (typical)
In-System Programmability — Yes (IEEE 1149.1 JTAG)
User I/O Banks — 4
Rango de temperatura de funcionamiento — Commercial (0C to +70C)
Lead-Free — No (SnPb lead finish)
Security Bit — Yes (programmable)

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