EPM3512AQC210-10 vs EPM3512AQC210-7 Comparación

Comparación detallada lado a lado de EPM3512AQC210-10 por Altera y EPM3512AQC210-7 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM3512AQC210-10 EPM3512AQC210-7
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida NRND NRND
Estado del stock In Stock In Stock
Precio unitario (USD) $25,40 $21,85
Family MAX 3000A MAX 3000A
Device Type CPLD (Complex Programmable Logic Device) CPLD (Complex Programmable Logic Device)
Logic Macrocells 512 —
Logic Array Blocks (LABs) 16 (32 macrocells each) 16
Maximum User I/O Pins 172 172
Speed Grade -10 (10 ns tPD) 7 ns
Pin-to-Pin Propagation Delay (tPD1, max) 10 ns —
Maximum Operating Frequency (fCNT) 125 MHz —
Supply Voltage - Core (VCCINT) 3.3 V —
Supply Voltage - I/O (VCCIO) 3.3 V or 2.5 V —
Input Voltage Tolerance 5.0 V tolerant —
Programmable Technology EEPROM (in-system programmable) —
Programming Interface JTAG (IEEE 1149.1) / ISP —
Encapsulado PQFP-210 PQFP-208
Temperatura de funcionamiento 0C to +70C (commercial) [DATA_NEEDED: operating temperature range]
Tipo de montaje Surface Mount Surface Mount
Estado RoHS [DATA_NEEDED: rohs_compliance_status] [DATA_NEEDED: RoHS compliance]
Macrocells — 512
Dedicated Input Pins — 12
Recuento de pines — 208
Operating Voltage (Core) — 3.3 V
Min Supply Voltage — 3.0 V
Max Supply Voltage — 3.6 V
I/O Voltage Support — 1.8 V / 2.5 V / 3.3 V / 5.0 V (MultiVolt I/O)
Pin-to-Pin Delay — 7 ns (speed grade -7)
In-System Programmability — Yes (JTAG, IEEE 1149.1)
Non-Volatile Configuration — Yes (EEPROM-based)

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