EP610ILC10 vs EP610IDC-15 Comparaison
Comparaison détaillée côte à côte de EP610ILC10 par Intel et EP610IDC-15 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP610ILC10 | EP610IDC-15 |
|---|---|---|
| Marque | Intel | Intel |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | NRND | Dernier achat |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $4,10 | $9,95 |
| Family | Classic EPLD (EP610) | — |
| Logic Elements | 16 macrocells | — |
| Gates | 300 gates equivalent | — |
| Product Terms | 160 | — |
| I/O Lines | 16 | — |
| Dedicated Inputs | 4 | — |
| Propagation Delay (tPD) | 15 ns (10 ns speed grade) | 15 ns |
| Maximum Internal Frequency | 100 MHz | — |
| Supply Voltage (VCC) | 4.75 V to 5.25 V | 4.75 V to 5.25 V (5 V nominal) |
| Température de fonctionnement | -40 C to +85 C (Industrial) | 0C to +70C (commercial) |
| Technology | CMOS, UV-erasable / OTP | — |
| Architecture | PAL-type AND-OR-NOT | — |
| Boîtier | 28-pin PLCC (J-Lead) | 24-pin CerDIP (ceramic DIP) |
| Type de montage | Surface Mount / Socket | Through-hole |
| Statut RoHS | Unknown - verify with manufacturer | [DATA_NEEDED: RoHS status of CerDIP variant] |
| Device Family | — | Altera Classic EPLD |
| Macrocells | — | 16 |
| Usable Gates | — | 300 |
| Maximum Frequency | — | 66 MHz |
| Process Technology | — | CMOS, UV-erasable / OTP |
| I/O Pins | — | 24 (per package; macrocell-programmable) |
| Logic-Block Architecture | — | AND/OR macrocell array with programmable flip-flops |
| Program/Erase | — | UV-erasable, OTP-compatible |
| Development Tool | — | MAX+PLUS II |
| Programming Current | — | 11.0 mA typical (per Classic family datasheet) |