EPM3256AFC256-7 vs EPM3256AFC256-10N Comparaison
Comparaison détaillée côte à côte de EPM3256AFC256-7 par Altera et EPM3256AFC256-10N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPM3256AFC256-7 | EPM3256AFC256-10N |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $12,10 | $25,95 |
| Family | MAX 3000A | MAX 3000A |
| Device Type | CPLD (Complex Programmable Logic Device) | CPLD (Complex Programmable Logic Device) |
| Macro Cells | 256 | — |
| Logic Array Blocks (LABs) | 16 | — |
| Usable Gates | 10,000 | 5,000 gates |
| User I/Os | 161 | — |
| Pin-to-Pin Logic Delay | 4.5 ns (max) | 10 ns |
| Counter Frequency | 227.3 MHz (max) | — |
| Propagation Delay (tpd) | 10 ns | — |
| Core Voltage | 3.3 V | 3.3 V |
| I/O Compatibility | 5.0 V / 3.3 V / 2.5 V (MultiVolt I/O) | — |
| Process Technology | CMOS EEPROM, 0.30 µm | — |
| In-System Programmability | IEEE Std. 1532-compliant 3.3-V ISP | — |
| Boundary-Scan Test | JTAG (IEEE 1149.1) | — |
| Boîtier | FBGA-256 (FineLine BGA), 256 balls | 256-pin FineLine BGA |
| Température de fonctionnement | 0 °C to 70 °C (Commercial) | 0 C to 70 C (commercial) |
| Speed Grade | -7 | — |
| Statut RoHS | [DATA_NEEDED: RoHS compliance status] | — |
| Macrocells | — | 256 |
| Maximum User I/O | — | 161 |
| Maximum Counter Frequency | — | 227.3 MHz |
| I/O Logic Level Compatibility | — | 5.0 V / 3.3 V / 2.5 V (MultiVolt) |
| Programmability | — | EEPROM, in-system programmable (ISP) |
| JTAG Interface | — | IEEE 1532 / JTAG (TDI, TDO, TMS, TCK) |
| Logic Family | — | CMOS |
| PCI Compliance | — | PCI Local Bus Specification Rev 2.2 (at -10 grade) |