P5010NSN1TNB557 vs P5010NSN1MMB Comparaison
Comparaison détaillée côte à côte de P5010NSN1TNB557 par NXP Semiconductors et P5010NSN1MMB par NXP Semiconductors. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
NXP Semiconductors
P5010NSN1MMB - QorIQ P5 e5500 2.0GHz 64-bit MPU | NXP Semiconductors
P5010NSN1MMB ✓ ActifComparaison des spécifications
| Paramètre | P5010NSN1TNB557 | P5010NSN1MMB |
|---|---|---|
| Marque | NXP Semiconductors | NXP Semiconductors |
| Catégorie | Microcontrollers | Microcontrollers |
| Statut du cycle de vie | Actif | Actif |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $76,95 | $205,00 |
| Manufacturer | NXP Semiconductors (formerly Freescale) | NXP Semiconductors (Freescale legacy) |
| Series | QorIQ P5 | QorIQ P5 |
| Core Architecture | PowerPC e5500 | PowerPC e5500 |
| Number of Cores | 1 | 1 |
| Largeur du bus de données | 64-bit | 64 bit |
| Core Frequency | 2.0 GHz | — |
| Package Type | FCPBGA-1295 (37.5 x 37.5 mm) | 1295-FCPBGA (Flip-Chip Plastic BGA) |
| Type de montage | Surface Mount (BGA) | Surface Mount |
| Process Technology | [DATA_NEEDED: process node] | [DATA_NEEDED: process node] |
| Plage de température de fonctionnement | [DATA_NEEDED: temperature grade] | — |
| Memory Controller | DDR3 / DDR3L with ECC | — |
| Ethernet Interfaces | Up to 2x 10 Gigabit + multiple 1 Gigabit MACs | — |
| PCI Express | PCIe Gen 2 controllers | — |
| Hardware Acceleration | DPAA (Data Path Acceleration Architecture), crypto/pattern match engines | — |
| Statut RoHS | Compliant | Compliant |
| Niveau MSL | [DATA_NEEDED: MSL rating] | — |
| Tension d'alimentation | [DATA_NEEDED: core/IO voltage] | — |
| Fréquence d'horloge maximale | — | 2.0 GHz |
| Package Size | — | 37.5 mm × 37.5 mm |
| Core Voltage Min | — | 0.95 V |
| Température de fonctionnement | — | -40 °C to +105 °C (industrial/extended, per datasheet) [DATA_NEEDED: confirmed Tj range] |
| L1 Instruction Cache | — | [DATA_NEEDED: per core] |
| L1 Data Cache | — | [DATA_NEEDED: per core] |
| L2 Cache | — | [DATA_NEEDED: per core / shared] |
| Part Status | — | Active (per distributor listing, as of 2026-10-17) |