10AX115N2F45I2SG vs 10AX115N2F45E2SG Comparação
Comparação detalhada lado a lado de 10AX115N2F45I2SG por Intel e 10AX115N2F45E2SG por Intel. Compare especificações principais, parâmetros elétricos, encapsulamento, status do ciclo de vida, preços e disponibilidade para determinar o melhor componente para os requisitos do seu projeto.
Comparação de especificações
| Parâmetro | 10AX115N2F45I2SG | 10AX115N2F45E2SG |
|---|---|---|
| Marca | Intel | Intel |
| Categoria | FPGA & CPLD | FPGA & CPLD |
| Status do ciclo de vida | Ativo | Ativo |
| Status do estoque | In Stock | In Stock |
| Preço unitário (USD) | $5.760,00 | $3.570,00 |
| Family | Arria 10 GX | — |
| Logic Elements | 1,150,000 | 1,150,000 |
| Embedded Memory Bits | 68,857,856 | 68,857,856 |
| User I/O Count | 768 | — |
| Number of LABs/CLBs | 427,200 | — |
| Number of Transceivers | [DATA_NEEDED: number of integrated transceivers] | — |
| Transceiver Data Rate (max) | 17.4 Gbps (per Arria 10 GX family) | — |
| Process Technology | 20 nm | Intel 20nm Tri-Gate (FinFET) |
| Core Voltage | 0.9 V | — |
| Speed Grade | -2 | 2 |
| Temperature Grade | Industrial (-40C to +100C Tj) | — |
| Package Type | 1932-BBGA, FCBGA (Flip-Chip) | — |
| Package Dimensions | 45 x 45 mm | — |
| Tipo de montagem | Surface Mount | Surface Mount |
| Nível MSL | [DATA_NEEDED: MSL rating] | — |
| Status RoHS | Compliant | Compliant |
| Lead-Free | Yes | — |
| Shipping Media | Tray | — |
| Series | — | Arria 10 GX |
| Embedded Memory Type | — | M20K SRAM blocks |
| DSP Blocks (18x19 Multipliers) | — | 1,518 |
| Maximum User I/Os | — | 768 |
| Transceiver Count | — | [DATA_NEEDED: transceiver count for -2 speed grade] |
| Maximum Transceiver Data Rate | — | 17.4 Gbps |
| Hard Processor Subsystem | — | Dual-core ARM Cortex-A9 (optional HPS configuration) |
| PCI Express Hard IP | — | Gen3 x8 (hardened) |
| Encapsulamento | — | 1932-ball FCBGA, 45mm body (F45) |
| Temperatura de junção de operação | — | 0C to +100C (commercial grade) |
| Configuration Memory | — | Internal, supports serial and parallel configuration |