EP1810JI-35 vs EP1810LI-35 Сравнение

Подробное сравнение бок о бок EP1810JI-35 от Intel и EP1810LI-35 от Altera. Сравните ключевые характеристики, электрические параметры, упаковку, статус жизненного цикла, цены и наличие, чтобы выбрать лучший компонент для ваших требований.

Сравнение характеристик

Параметр EP1810JI-35 EP1810LI-35
Бренд Intel Altera
Категория FPGA & CPLD FPGA & CPLD
Статус жизненного цикла Obsolete Obsolete
Наличие In Stock In Stock
Цена за единицу (USD) $18,60 $78,05
Device Family Classic EPLD —
Macrocells 48 48
Logic Array Blocks 8 LABs of 16 macrocells —
Dedicated Inputs 48 —
Pin-to-Pin Propagation Delay (tPD) 35 ns —
Speed Grade -35 35 (slowest in EP1810L family)
Корпус 28-pin JLCC (J-leaded ceramic, windowed) 68-pin PLCC (J-Lead, plastic)
Process Technology CMOS EPROM (UV-erasable) —
Рабочая температура -40C to +85C (Industrial) -40 C to +85 C (industrial, 'I' suffix)
Напряжение питания 5 V (typical classic EPLD) 5 V (TTL-compatible I/O)
Programmability UV-erase, windowed for lab reprogram —
Тип монтажа Through-Hole (J-lead) Surface Mount (PLCC socket compatible)
Статус RoHS [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] [DATA_NEEDED: RoHS compliance status]
Уровень MSL [DATA_NEEDED: MSL rating] [DATA_NEEDED: MSL rating]
Programming Interface JEDEC fuse file via legacy programmer —
Manufacturer — Rochester Electronics, LLC (original Altera design)
Part Family — Altera Classic EPLD
Device Type — Erasable Programmable Logic Device (EPLD)
Propagation Delay (tPD) — 35 ns
Pin/Package Code — PLCC-68 / PQCC68
Technology — CMOS, UV-erasable EPROM configuration cell
JTAG Boundary Scan — IEEE 1149.1 compliant
Logic Elements — Logic Array Blocks (LABs) connected via Programmable Interconnect Array (PIA)
Lead-Free — [DATA_NEEDED: lead-free status]

Даташиты & ресурсы

Все товары Создать BOM Запросить цену