EPM3064ATC100-10 vs EPM3064ATC100-7 তুলনা

. বিস্তৃত সাথে-সাথে তুলনা EPM3064ATC100-10 নির্দিষ্ট Altera ও EPM3064ATC100-7 নির্দিষ্ট Altera. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন

বিশিষ্টতা তুলনা

পারামিটার EPM3064ATC100-10 EPM3064ATC100-7
ব্র্যান্ড Altera Altera
ক্যাটাগরি FPGA & CPLD FPGA & CPLD
লাইফসাইকেল স্ট্যাটাস NRND Obsolete
Family MAX 3000A MAX 3000A
Logic Gates 1250 gates —
Macrocells 64 64
Logic Array Blocks 2 —
User I/O Pins 34 —
প্যাকেজ TQFP-100 (100-pin Thin Quad Flat Pack) 100-pin TQFP
Propagation Delay (tPD) 10 ns —
Supply Voltage (VCCINT) 3.3 V —
Process Technology CMOS EEPROM —
In-System Programmability IEEE Std. 1149.1 (JTAG) and IEEE Std. 1532 compliant —
Global Clock Signals 2 (with optional inversion) —
Output Enable Signals 6 or 10 pin- or logic-driven —
Output Slew-Rate Control Programmable —
Operating Temperature Grade Commercial —
MultiVolt I/O Support 1.5V / 1.8V / 2.5V / 3.3V interfaces —
RoHS স্ট্যাটাস [DATA_NEEDED: RoHS compliance] —
Usable Gates — 1,250
Logic Array Blocks (LABs) — 2
Maximum User I/Os — 66 (in 100-pin TQFP)
Pin-to-Pin Propagation Delay (tPD) — 7.5 ns (-7 speed grade)
Maximum Internal Counter Frequency — 135.1 MHz
Supply Voltage - VCCINT (Core) — 3.3 V
Supply Voltage - VCCIO (I/O) — 2.5 V or 3.3 V (5.0 V tolerant inputs)
Technology — CMOS EEPROM
মাউন্টিং টাইপ — Surface Mount
অপারেটিং তাপমাত্রা — 0C to +70C (commercial)
In-System Programming (ISP) — Yes, via IEEE 1149.1 JTAG
PCI Compliance — PCI Local Bus Specification Revision 2.2
JTAG Boundary Scan — Yes
Lead Free / RoHS — Compliant (modern shipments)

ডেটাসফেইট ও সম্বল

সমস্ত পণ্যগুলি ব্রাউজ করুন BOM তৈরি করুন রিকোয়েস্ট কোয়ুট