EPM3064ATC100-7 vs EPM3064ATC100-10N Vergleich

Detaillierter Direktvergleich von EPM3064ATC100-7 von Altera und EPM3064ATC100-10N von Altera. Vergleichen Sie die wichtigsten Spezifikationen, elektrischen Parameter, Gehäuse, Lebenszyklusstatus, Preise und Verfügbarkeit, um das beste Bauteil für Ihre Designanforderungen zu ermitteln.

Spezifikationsvergleich

Parameter EPM3064ATC100-7 EPM3064ATC100-10N
Marke Altera Altera
Kategorie FPGA & CPLD FPGA & CPLD
Lebenszyklusstatus Obsolete Aktiv
Lagerstatus In Stock In Stock
Stückpreis (USD) $3,08 $2,43
Family MAX 3000A MAX 3000A
Usable Gates 1,250 1,250
Macrocells 64 64
Logic Array Blocks (LABs) 2 2
Maximum User I/Os 66 (in 100-pin TQFP) —
Pin-to-Pin Propagation Delay (tPD) 7.5 ns (-7 speed grade) —
Maximum Internal Counter Frequency 135.1 MHz —
Supply Voltage - VCCINT (Core) 3.3 V —
Supply Voltage - VCCIO (I/O) 2.5 V or 3.3 V (5.0 V tolerant inputs) —
Technology CMOS EEPROM —
Gehäuse 100-pin TQFP 100-pin TQFP
Montageart Surface Mount Surface Mount
Betriebstemperatur 0C to +70C (commercial) 0C to +70C (commercial)
In-System Programming (ISP) Yes, via IEEE 1149.1 JTAG —
PCI Compliance PCI Local Bus Specification Revision 2.2 —
JTAG Boundary Scan Yes —
Lead Free / RoHS Compliant (modern shipments) —
Device Type — CPLD (Complex Programmable Logic Device)
Maximum User I/O Pins — 66
Pin-to-Pin Delay (tPD) — 10 ns
Supply Voltage (VCCINT) — 3.3 V (3.0 V to 3.6 V)
In-System Programmability — Yes - IEEE Std. 1149.1 JTAG, IEEE Std. 1532
Boundary-Scan Test (BST) — Yes - JTAG compliant
Configuration Memory — Non-volatile EEPROM
Program/Erase Cycles — 100 minimum
MultiVolt I/O — Yes - 1.8 V / 2.5 V / 3.3 V / 5 V tolerant
RoHS-Status — Compliant (lead-free)

Datenblätter & Ressourcen

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