EPM3512AFC256-18 vs EPM3512AFC256-20 Vergleich

Detaillierter Direktvergleich von EPM3512AFC256-18 von Altera und EPM3512AFC256-20 von Altera. Vergleichen Sie die wichtigsten Spezifikationen, elektrischen Parameter, Gehäuse, Lebenszyklusstatus, Preise und Verfügbarkeit, um das beste Bauteil für Ihre Designanforderungen zu ermitteln.

Spezifikationsvergleich

Parameter EPM3512AFC256-18 EPM3512AFC256-20
Marke Altera Altera
Kategorie FPGA & CPLD FPGA & CPLD
Lebenszyklusstatus Obsolete Obsolete
Lagerstatus In Stock In Stock
Stückpreis (USD) $17,20 $9,75
Family MAX 3000A MAX 3000A
Macrocells 512 512
Logic Array Blocks (LABs) 16 —
Maximum User I/O Pins 212 —
Pin-to-Pin Delay (tPD1) 18 ns —
Global Clock Networks 4 —
VCCINT (Core Supply) 3.0 V to 3.6 V (3.3 V typical) —
VCCIO (I/O Supply) 2.5 V or 3.3 V (MultiVolt) —
Betriebstemperatur [DATA_NEEDED: industrial/commercial grade] [DATA_NEEDED: operating temperature range]
Programming Technology EEPROM (non-volatile) —
In-System Programming IEEE Std. 1532 / JTAG (IEEE Std. 1149.1) —
Gehäuse 256-ball FineLine BGA (FCBGA) 256-ball FBGA (Fine-pitch BGA)
Ball Pitch 1.0 mm —
RoHS-Status [DATA_NEEDED: not specified in retrieved data] [DATA_NEEDED: RoHS compliance status]
Montageart Surface Mount Surface Mount
Typical Usable Gates — 10,000
Speed Grade — -20 (20 ns tPD)
Pin-Anzahl — 256
Operating Voltage (VCCINT) — 3.3 V (3.0 V to 3.6 V)
I/O Voltage (VCCIO) — 2.5 V or 3.3 V (5.0 V tolerant inputs)
I/O Standards — LVTTL, LVCMOS, 2.5 V, 3.3 V, 5.0 V tolerant
Program Memory Type — EEPROM (non-volatile)
In-System Programmability — Yes (JTAG IEEE 1149.1)
JTAG Support — Yes (boundary-scan + ISP)
MSL-Level — [DATA_NEEDED: MSL moisture sensitivity level]
Configuration Memory — Internal EEPROM

Datenblätter & Ressourcen

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