EPM3512AQC208-2 vs EPM3512AQC208-10NS Vergleich

Detaillierter Direktvergleich von EPM3512AQC208-2 von Altera und EPM3512AQC208-10NS von Altera. Vergleichen Sie die wichtigsten Spezifikationen, elektrischen Parameter, Gehäuse, Lebenszyklusstatus, Preise und Verfügbarkeit, um das beste Bauteil für Ihre Designanforderungen zu ermitteln.

Spezifikationsvergleich

Parameter EPM3512AQC208-2 EPM3512AQC208-10NS
Marke Altera Altera
Kategorie FPGA & CPLD FPGA & CPLD
Lebenszyklusstatus Obsolete Aktiv
Lagerstatus In Stock In Stock
Stückpreis (USD) $18,75 $32,40
Family MAX 3000A MAX 3000A
Macrocells 512 —
User I/O Pins 172 —
Logic Array Blocks (LABs) 16 12
Speed Grade -2 —
Gehäuse PQFP-208 (QC) 208-pin PQFP
Supply Voltage (Core) 3.3 V —
Output Drive Voltage 2.5 V / 3.3 V programmable —
Input Voltage Tolerance 2.5 V / 3.3 V / 5.0 V —
Process Technology 0.30 µm EEPROM —
Program/Erase Endurance 100 cycles (typical) —
In-System Programmability Yes (IEEE 1149.1 JTAG) —
User I/O Banks 4 —
Betriebstemperaturbereich Commercial (0C to +70C) —
Montageart Surface Mount Surface Mount
RoHS-Status Non-compliant (legacy PQFP) [DATA_NEEDED: rohs status]
Lead-Free No (SnPb lead finish) —
Security Bit Yes (programmable) —
Device Type — CPLD (Complex Programmable Logic Device)
Macro Cells — 512
Usable Gates — 10,000
User I/Os — 172
Pin-to-Pin Delay (tPD) — 10 ns (speed grade -10)
Internal Counter Frequency — 227.3 MHz max
Propagation Delay — 7.5 ns (datasheet figure)
Core Supply Voltage (VCCINT) — 3.3 V
I/O Supply Voltage (VCCIO) — 2.5 V / 3.3 V / 5.0 V (MultiVolt)
Logic Family — CMOS, EEPROM-based
Configuration — Non-volatile EEPROM, in-system programmable (JTAG IEEE 1532)
Betriebstemperatur — 0C to +70C (commercial)
ISP Standard — IEEE Std. 1532

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