EPM3512AQC208-2 vs EPM3512AQC208-10NS Comparaison

Comparaison détaillée côte à côte de EPM3512AQC208-2 par Altera et EPM3512AQC208-10NS par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3512AQC208-2 EPM3512AQC208-10NS
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Actif
Statut du stock In Stock In Stock
Prix unitaire (USD) $18,75 $32,40
Family MAX 3000A MAX 3000A
Macrocells 512 —
User I/O Pins 172 —
Logic Array Blocks (LABs) 16 12
Speed Grade -2 —
Boîtier PQFP-208 (QC) 208-pin PQFP
Supply Voltage (Core) 3.3 V —
Output Drive Voltage 2.5 V / 3.3 V programmable —
Input Voltage Tolerance 2.5 V / 3.3 V / 5.0 V —
Process Technology 0.30 µm EEPROM —
Program/Erase Endurance 100 cycles (typical) —
In-System Programmability Yes (IEEE 1149.1 JTAG) —
User I/O Banks 4 —
Plage de température de fonctionnement Commercial (0C to +70C) —
Type de montage Surface Mount Surface Mount
Statut RoHS Non-compliant (legacy PQFP) [DATA_NEEDED: rohs status]
Lead-Free No (SnPb lead finish) —
Security Bit Yes (programmable) —
Device Type — CPLD (Complex Programmable Logic Device)
Macro Cells — 512
Usable Gates — 10,000
User I/Os — 172
Pin-to-Pin Delay (tPD) — 10 ns (speed grade -10)
Internal Counter Frequency — 227.3 MHz max
Propagation Delay — 7.5 ns (datasheet figure)
Core Supply Voltage (VCCINT) — 3.3 V
I/O Supply Voltage (VCCIO) — 2.5 V / 3.3 V / 5.0 V (MultiVolt)
Logic Family — CMOS, EEPROM-based
Configuration — Non-volatile EEPROM, in-system programmable (JTAG IEEE 1532)
Température de fonctionnement — 0C to +70C (commercial)
ISP Standard — IEEE Std. 1532

Fiches techniques et ressources

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