EPM3512AQC208-3N vs EPM3512AQC208-10N Vergleich

Detaillierter Direktvergleich von EPM3512AQC208-3N von Altera und EPM3512AQC208-10N von Intel. Vergleichen Sie die wichtigsten Spezifikationen, elektrischen Parameter, Gehäuse, Lebenszyklusstatus, Preise und Verfügbarkeit, um das beste Bauteil für Ihre Designanforderungen zu ermitteln.

Spezifikationsvergleich

Parameter EPM3512AQC208-3N EPM3512AQC208-10N
Marke Altera Intel
Kategorie FPGA & CPLD FPGA & CPLD
Lebenszyklusstatus Obsolete Obsolete
Lagerstatus In Stock In Stock
Stückpreis (USD) $16,40 $42,80
Family MAX 3000A MAX 3000A
Macrocells 512 512
User I/O Pins 172 —
Logic Array Blocks (LABs) 16 16
Macrocells per LAB 32 —
Pin-to-Pin Logic Delay 3 ns (speed grade -3) —
Global Clock Setup Time [DATA_NEEDED: actual tSU at 3 ns grade] —
Core Supply Voltage (VCCINT) 3.3 V —
I/O Supply Voltage (VCCIO) 3.3 V (MultiVolt 1.8 V / 2.5 V / 3.3 V / 5.0 V tolerant) —
Betriebstemperatur 0C to +70C (commercial) 0 C to 70 C (commercial)
Gehäuse PQFP-208 208-pin PQFP (Plastic Quad Flat Pack)
Montageart Surface Mount —
Programming Technology EEPROM (non-volatile, in-system programmable) —
JTAG / Boundary Scan IEEE 1149.1 compliant —
ISP Compliance IEEE Std. 1532 —
RoHS-Status [DATA_NEEDED: not stated in retrieved snippets] [DATA_NEEDED: RoHS status not in verified web data]
Lead-Free / Halogen-Free [DATA_NEEDED] —
Device Type — CPLD (Complex Programmable Logic Device)
Usable Gates — Up to 10,000
User I/Os — 172
Versorgungsspannung — 3.3 V
Pin-to-Pin Delay — 4.5 ns (-10 speed grade)
Maximum Internal Frequency — 227.3 MHz
Speed Grade — -10
Process Technology — CMOS EEPROM
In-System Programming — IEEE Std. 1149.1 JTAG, IEEE Std. 1532
Boundary-Scan Test (BST) — Built-in, IEEE 1149.1 compliant
I/O Standards — MultiVolt (1.8V / 2.5V / 3.3V)

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