EP1810JM-45 vs EP1810JI-45 Comparación

Comparación detallada lado a lado de EP1810JM-45 por Altera y EP1810JI-45 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP1810JM-45 EP1810JI-45
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $14,20 $9,75
Device Family Classic EPLD (EP1810 series) —
Macrocells 48 —
Usable Gates ~900 gates —
Propagation Delay (tpd) 45 ns (max, -45 speed grade) —
Supply Voltage (VCC) 4.5 V to 5.5 V —
Technology CMOS, UV-EPROM configuration CMOS EPROM
Package Type JLCC-68 (ceramic J-leaded chip carrier) 68-pin JLCC (J-leaded ceramic chip carrier)
Package Code JM (windowed ceramic, UV-erasable) QCCJ
Recuento de pines 68 —
Temperatura de funcionamiento -55 C to +125 C (military grade) -40 °C to +85 °C
I/O Compatibility CMOS / TTL —
Configuration Method JEDEC fuse map, EPROM programmer —
Programming Technology UV-erasable EPROM (non-volatile, instant-on) —
Tipo de montaje Surface Mount (J-lead) —
Logic Type EPLD / PLD (programmable logic device) —
Estado RoHS [DATA_NEEDED: RoHS status - legacy mil-spec part] —
Nivel MSL [DATA_NEEDED: MSL level] —
Manufacturer — Altera (now Intel FPGA)
Series — Classic EPLD Family
Device Type — UV-Erasable / OTP Complex PLD
Macrocell Count — 48
Maximum Operating Frequency — 33.3 MHz
Propagation Delay (tPD) — 50 ns
Configurable I/O Lines — 48
Dedicated Inputs — 12
Terminal Form — J BEND
Package Shape — SQUARE
Number of Terminals — 68
Temperature Grade — INDUSTRIAL
Tensión de alimentación — 5 V (TTL compatible)
Programming Method — UV-erase (windowed) / OTP via JEDEC

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