EP2A40F672C9ES vs EP2A40F672C9 Comparación
Comparación detallada lado a lado de EP2A40F672C9ES por Altera y EP2A40F672C9 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.
Altera
EP2A40F672C9 - APEX II FPGA 1.5M Gates 38400 Cells 672-BGA | Altera
EP2A40F672C9 ⚠ Última compraComparación de especificaciones
| Parámetro | EP2A40F672C9ES | EP2A40F672C9 |
|---|---|---|
| Marca | Altera | Altera |
| Categoría | FPGA & CPLD | FPGA & CPLD |
| Estado del ciclo de vida | NRND | Última compra |
| Estado del stock | In Stock | In Stock |
| Precio unitario (USD) | $195,00 | $62,00 |
| Family | APEX II | APEX II |
| Logic Elements | 38,400 | — |
| System Gates | 1,500,000 | 1.5 M |
| Maximum User I/O | 492 | — |
| Operating Frequency (max) | 366 MHz | — |
| Process Technology | 0.15 µm CMOS | 0.15 µm all-layer copper, up to 8 metal layers |
| Core Voltage | 1.5 V | 1.5 V |
| Encapsulado | 672-pin FC-FBGA | 672-BBGA, FC-FBGA (FineLine) |
| Tipo de montaje | Surface Mount (BGA) | Surface Mount |
| Speed Grade | -9 | — |
| Configuration Modes | PS, PPS, PPA, JTAG, FPP | — |
| Embedded Memory (ESB) | Yes (RAM/ROM/CAM) | — |
| I/O Standards | LVTTL, LVCMOS, PCI, SSTL, HSTL, GTL+ | — |
| Boundary Scan | IEEE 1149.1 (JTAG) | — |
| Estado RoHS | unknown | [DATA_NEEDED: RoHS status] |
| Device Family | — | APEX II PLD |
| Logic Elements / Cells | — | 38,400 |
| Macros | — | 2,560 |
| User I/Os | — | 492 |
| Número de pines | — | 672 |
| Package Size | — | 27 mm × 27 mm, 1 mm ball pitch |
| Logic Family | — | CMOS |
| Propagation Delay | — | 1.55 ns |
| Internal Speed Grade | — | 366 MHz |
| Temperatura de funcionamiento | — | 0 °C to 85 °C (commercial) |
| I/O Standards Supported | — | True-LVDS, LVPECL, PCML, HyperTransport |