EP610IPC-10 vs EP610JI-30 Comparación

Comparación detallada lado a lado de EP610IPC-10 por Altera y EP610JI-30 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP610IPC-10 EP610JI-30
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete NRND
Estado del stock In Stock In Stock
Precio unitario (USD) $16,40 $9,40
Family Altera Classic EPLD Altera Classic EPLD (EP610)
Device Type EPLD (Erasable Programmable Logic Device) UV Erasable Programmable Logic Device (EPLD)
Programmable Gates 300 usable gates —
Macrocells 16 16
Maximum Operating Frequency 100 MHz —
Propagation Delay (tPD) 15 ns (commerical -10 grade) —
Product Terms 160 total 160
Dedicated Inputs 4 4
I/O Pins 16 16
Total Input Pins 20 —
Tensión de alimentación 5 V 5 V (single supply)
Architecture Turbo-only AND-OR-NOT, PAL-type —
Technology CMOS EPROM (UV-erasable / OTP) —
Encapsulado 24-pin PDIP (Plastic DIP) CQCC28 (windowed ceramic JLCC, J-bend)
Temperatura de funcionamiento -40C to +85C (industrial) -40C to +85C (industrial, per EP610 family suffix convention)
Programming Method Altera programming hardware (UV erase for I grade, OTP for C grade) —
TTL Emulation 100% TTL compatible —
Propagation Delay (tpd) — 30 ns (max)
Pipelined Data Rate — Up to 100 MHz
External Clocks — 2
Process Technology — CMOS
Package Code — JLCC-28 / CQCC28
Erasure Method — Ultraviolet (UV) via top window
Programming — Altera Logic Programmer compatible
Tipo de montaje — Surface Mount (JLCC)
Estado RoHS — [DATA_NEEDED: RoHS status - vintage ceramic package, likely non-RoHS]
Lead-Free — [DATA_NEEDED: lead-free status]

Hojas de datos y recursos

Examinar todos los productos Crear BOM Solicitar cotización