EP610IPC-10 vs EP610JI-30 Comparaison

Comparaison détaillée côte à côte de EP610IPC-10 par Altera et EP610JI-30 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP610IPC-10 EP610JI-30
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $16,40 $9,40
Family Altera Classic EPLD Altera Classic EPLD (EP610)
Device Type EPLD (Erasable Programmable Logic Device) UV Erasable Programmable Logic Device (EPLD)
Programmable Gates 300 usable gates —
Macrocells 16 16
Maximum Operating Frequency 100 MHz —
Propagation Delay (tPD) 15 ns (commerical -10 grade) —
Product Terms 160 total 160
Dedicated Inputs 4 4
I/O Pins 16 16
Total Input Pins 20 —
Tension d'alimentation 5 V 5 V (single supply)
Architecture Turbo-only AND-OR-NOT, PAL-type —
Technology CMOS EPROM (UV-erasable / OTP) —
Boîtier 24-pin PDIP (Plastic DIP) CQCC28 (windowed ceramic JLCC, J-bend)
Température de fonctionnement -40C to +85C (industrial) -40C to +85C (industrial, per EP610 family suffix convention)
Programming Method Altera programming hardware (UV erase for I grade, OTP for C grade) —
TTL Emulation 100% TTL compatible —
Propagation Delay (tpd) — 30 ns (max)
Pipelined Data Rate — Up to 100 MHz
External Clocks — 2
Process Technology — CMOS
Package Code — JLCC-28 / CQCC28
Erasure Method — Ultraviolet (UV) via top window
Programming — Altera Logic Programmer compatible
Type de montage — Surface Mount (JLCC)
Statut RoHS — [DATA_NEEDED: RoHS status - vintage ceramic package, likely non-RoHS]
Lead-Free — [DATA_NEEDED: lead-free status]

Fiches techniques et ressources

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