EP910DC-40 vs EP910DC-35 Comparación

Comparación detallada lado a lado de EP910DC-40 por Altera y EP910DC-35 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP910DC-40 EP910DC-35
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $13,95 $10,95
Device Family Classic EPLD (EP910 series) —
Architecture PAL-type AND/OR, UV-erasable CMOS PAL-type sum-of-products AND-OR array
Macrocells 24 24
Dedicated Inputs 12 12
Bidirectional I/O Pins 24 —
Total Inputs to Logic Array 36 —
Product Terms 240 maximum 240
Maximum Propagation Delay (tPD) 40 ns —
Maximum Operating Frequency (fMAX) 25 MHz —
Global Clocks 2 —
Tensión de alimentación 5 V (typical for Classic EPLD family) —
Operating Temperature (Commercial) 0 °C to 70 °C —
Encapsulado DIP-40 (ceramic, through-hole) 40-pin CDIP (Ceramic DIP) with quartz window
Tipo de montaje Through-Hole —
Estado RoHS [DATA_NEEDED: rohs_status] Non-compliant (ceramic DIP with Pb-bearing lead finish)
Programming Method UV-erase + EPROM programmer; on-board logic test circuitry JEDEC fuse map via device programmer; UV erase
Device Type — UV-Erasable CMOS PLD (PAL-type)
Family — Classic EPLD EP910
Usable Gates — 900 gates
I/O Pins — 24
Total Inputs — 36
Propagation Delay (tpd) — 35 ns
Frecuencia de reloj máxima — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
Temperatura de funcionamiento — 0 °C to +70 °C (commercial)
Lead Pitch — 2.540 mm
Termination Style — Through-Hole
Technology — CMOS, UV-erasable EPROM cell
Lifecycle — Obsolete / last-time-buy from authorized distributors

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