EP910DC-40 vs EP910DC-35 Comparação

Comparação detalhada lado a lado de EP910DC-40 por Altera e EP910DC-35 por Altera. Compare especificações principais, parâmetros elétricos, encapsulamento, status do ciclo de vida, preços e disponibilidade para determinar o melhor componente para os requisitos do seu projeto.

Comparação de especificações

Parâmetro EP910DC-40 EP910DC-35
Marca Altera Altera
Categoria FPGA & CPLD FPGA & CPLD
Status do ciclo de vida Obsolete Obsolete
Status do estoque In Stock In Stock
Preço unitário (USD) $13,95 $10,95
Device Family Classic EPLD (EP910 series) —
Architecture PAL-type AND/OR, UV-erasable CMOS PAL-type sum-of-products AND-OR array
Macrocells 24 24
Dedicated Inputs 12 12
Bidirectional I/O Pins 24 —
Total Inputs to Logic Array 36 —
Product Terms 240 maximum 240
Maximum Propagation Delay (tPD) 40 ns —
Maximum Operating Frequency (fMAX) 25 MHz —
Global Clocks 2 —
Tensão de alimentação 5 V (typical for Classic EPLD family) —
Operating Temperature (Commercial) 0 °C to 70 °C —
Encapsulamento DIP-40 (ceramic, through-hole) 40-pin CDIP (Ceramic DIP) with quartz window
Tipo de montagem Through-Hole —
Status RoHS [DATA_NEEDED: rohs_status] Non-compliant (ceramic DIP with Pb-bearing lead finish)
Programming Method UV-erase + EPROM programmer; on-board logic test circuitry JEDEC fuse map via device programmer; UV erase
Device Type — UV-Erasable CMOS PLD (PAL-type)
Family — Classic EPLD EP910
Usable Gates — 900 gates
I/O Pins — 24
Total Inputs — 36
Propagation Delay (tpd) — 35 ns
Frequência máxima de clock — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
Temperatura de operação — 0 °C to +70 °C (commercial)
Lead Pitch — 2.540 mm
Termination Style — Through-Hole
Technology — CMOS, UV-erasable EPROM cell
Lifecycle — Obsolete / last-time-buy from authorized distributors

Fichas técnicas e recursos

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