EP910DC-40 vs EP910LC-30 Comparación

Comparación detallada lado a lado de EP910DC-40 por Altera y EP910LC-30 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP910DC-40 EP910LC-30
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $13,95 $22,50
Device Family Classic EPLD (EP910 series) —
Architecture PAL-type AND/OR, UV-erasable CMOS —
Macrocells 24 —
Dedicated Inputs 12 —
Bidirectional I/O Pins 24 —
Total Inputs to Logic Array 36 —
Product Terms 240 maximum —
Maximum Propagation Delay (tPD) 40 ns —
Maximum Operating Frequency (fMAX) 25 MHz —
Global Clocks 2 —
Tensión de alimentación 5 V (typical for Classic EPLD family) —
Operating Temperature (Commercial) 0 °C to 70 °C —
Encapsulado DIP-40 (ceramic, through-hole) —
Tipo de montaje Through-Hole —
Estado RoHS [DATA_NEEDED: rohs_status] [DATA_NEEDED: RoHS status]
Programming Method UV-erase + EPROM programmer; on-board logic test circuitry —
Device Type — EPLD (Erasable Programmable Logic Device)
Macrocell Count — 24
Propagation Delay (tPD) — 30 ns (max)
Maximum Toggle Frequency — 62 MHz
Supply Voltage (VCC) — 5 V (nominal, TTL)
Process Technology — CMOS (EPROM-based)
Package Type — PDIP-40 (Plastic DIP, through-hole)
Operating Temperature Grade — Commercial (0C to +70C)
I/O Pin Count — 24
Dedicated Input Pins — 36 (including I/O)
Product Terms per Macrocell — Up to 16
Programming Technology — UV-erasable EPROM cell
Development Tool — Altera MAX+PLUS II
Nivel MSL — [DATA_NEEDED: MSL level]

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