EP910LC-35 vs EP910DC-35 Comparación

Comparación detallada lado a lado de EP910LC-35 por Altera y EP910DC-35 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP910LC-35 EP910DC-35
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $18,75 $10,95
Product Type EPLD (Erasable Programmable Logic Device) —
Family Classic (EP910) Classic EPLD EP910
Macrocells 24 24
Usable Gates 450 900 gates
Propagation Delay (tPD) 35 ns —
Maximum Toggle Frequency 28.6 MHz —
Supply Voltage (VCC) 5 V —
Technology CMOS EPROM CMOS, UV-erasable EPROM cell
Encapsulado PLCC-44 (J-lead, LC suffix) 40-pin CDIP (Ceramic DIP) with quartz window
Temperatura de funcionamiento 0C to +70C (commercial) 0 °C to +70 °C (commercial)
Recuento de pines 44 —
Programmable Flip-Flops Yes (per macrocell) —
Output Enable Control Per macrocell —
Erasure Method UV (windowed) or OTP (plastic) —
Estado RoHS Not applicable (legacy product) Non-compliant (ceramic DIP with Pb-bearing lead finish)
Device Type — UV-Erasable CMOS PLD (PAL-type)
Architecture — PAL-type sum-of-products AND-OR array
Product Terms — 240
Dedicated Inputs — 12
I/O Pins — 24
Total Inputs — 36
Propagation Delay (tpd) — 35 ns
Frecuencia de reloj máxima — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
Lead Pitch — 2.540 mm
Termination Style — Through-Hole
Programming Method — JEDEC fuse map via device programmer; UV erase
Lifecycle — Obsolete / last-time-buy from authorized distributors

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