EP910LC-35 vs EP910DC-35 Comparaison

Comparaison détaillée côte à côte de EP910LC-35 par Altera et EP910DC-35 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910LC-35 EP910DC-35
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $18,75 $10,95
Product Type EPLD (Erasable Programmable Logic Device) —
Family Classic (EP910) Classic EPLD EP910
Macrocells 24 24
Usable Gates 450 900 gates
Propagation Delay (tPD) 35 ns —
Maximum Toggle Frequency 28.6 MHz —
Supply Voltage (VCC) 5 V —
Technology CMOS EPROM CMOS, UV-erasable EPROM cell
Boîtier PLCC-44 (J-lead, LC suffix) 40-pin CDIP (Ceramic DIP) with quartz window
Température de fonctionnement 0C to +70C (commercial) 0 °C to +70 °C (commercial)
Nombre de broches 44 —
Programmable Flip-Flops Yes (per macrocell) —
Output Enable Control Per macrocell —
Erasure Method UV (windowed) or OTP (plastic) —
Statut RoHS Not applicable (legacy product) Non-compliant (ceramic DIP with Pb-bearing lead finish)
Device Type — UV-Erasable CMOS PLD (PAL-type)
Architecture — PAL-type sum-of-products AND-OR array
Product Terms — 240
Dedicated Inputs — 12
I/O Pins — 24
Total Inputs — 36
Propagation Delay (tpd) — 35 ns
Fréquence d'horloge maximale — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
Lead Pitch — 2.540 mm
Termination Style — Through-Hole
Programming Method — JEDEC fuse map via device programmer; UV erase
Lifecycle — Obsolete / last-time-buy from authorized distributors

Fiches techniques et ressources

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