EPM3256AFC256-10N vs EPM3512AFC256-18 Comparación

Comparación detallada lado a lado de EPM3256AFC256-10N por Altera y EPM3512AFC256-18 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM3256AFC256-10N EPM3512AFC256-18
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $25,95 $17,20
Family MAX 3000A MAX 3000A
Device Type CPLD (Complex Programmable Logic Device) —
Usable Gates 5,000 gates —
Macrocells 256 512
Maximum User I/O 161 —
Pin-to-Pin Logic Delay 10 ns —
Maximum Counter Frequency 227.3 MHz —
Core Voltage 3.3 V —
I/O Logic Level Compatibility 5.0 V / 3.3 V / 2.5 V (MultiVolt) —
Programmability EEPROM, in-system programmable (ISP) —
JTAG Interface IEEE 1532 / JTAG (TDI, TDO, TMS, TCK) —
Encapsulado 256-pin FineLine BGA 256-ball FineLine BGA (FCBGA)
Logic Family CMOS —
PCI Compliance PCI Local Bus Specification Rev 2.2 (at -10 grade) —
Temperatura de funcionamiento 0 C to 70 C (commercial) [DATA_NEEDED: industrial/commercial grade]
Logic Array Blocks (LABs) — 16
Maximum User I/O Pins — 212
Pin-to-Pin Delay (tPD1) — 18 ns
Global Clock Networks — 4
VCCINT (Core Supply) — 3.0 V to 3.6 V (3.3 V typical)
VCCIO (I/O Supply) — 2.5 V or 3.3 V (MultiVolt)
Programming Technology — EEPROM (non-volatile)
In-System Programming — IEEE Std. 1532 / JTAG (IEEE Std. 1149.1)
Ball Pitch — 1.0 mm
Estado RoHS — [DATA_NEEDED: not specified in retrieved data]
Tipo de montaje — Surface Mount

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