EPM7256SQC208-7N vs EPM7256SRC208-10N Comparación

Comparación detallada lado a lado de EPM7256SQC208-7N por Altera y EPM7256SRC208-10N por Intel. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Intel
EPM7256SRC208-10N EPM7256SRC208-10N - MAX 7000S CPLD 256 Macro | Intel

EPM7256SRC208-10N - MAX 7000S CPLD 256 Macro | Intel

EPM7256SRC208-10N Obsolete

Comparación de especificaciones

Parámetro EPM7256SQC208-7N EPM7256SRC208-10N
Marca Altera Intel
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $27,20 $27,20
Family MAX 7000S MAX 7000S
Device Type CPLD (Complex Programmable Logic Device) CPLD (Complex Programmable Logic Device)
Macrocells 256 256
Usable Gates 5,000 5,000
Logic Array Blocks (LABs) 16 —
User I/O Pins 164 164
Speed Grade -7 (7.5 ns pin-to-pin) —
Maximum Frequency 128.2 MHz —
Supply Voltage (VCC) 5 V —
Technology CMOS EEPROM —
Configuration Memory Non-volatile EEPROM (no external config needed) EEPROM (non-volatile)
Encapsulado 208-pin PQFP (Plastic Quad Flat Pack) 208-pin RQFP (PowerQuad Flat Pack)
Tipo de montaje Surface Mount Surface Mount
Temperatura de funcionamiento Commercial (0C to +70C) 0C to +70C (commercial)
JTAG Interface IEEE 1149.1 boundary-scan (ISP capable) —
Minimum DC Input Voltage -0.5 V —
Input Undershoot Tolerance -2.0 V for <100 mA, <20 ns —
Estado RoHS Compliant (N suffix = lead-free) Compliant (N suffix = lead-free)
Pin-to-Pin Delay (tPD) 7.5 ns 10 ns
Open-Drain Output Optional per I/O pin —
Maximum Counter Frequency — 100 MHz
Tensión de alimentación — 5.0 V
In-System Programmability — Yes (IEEE 1149.1 JTAG)
Logic Levels — 5.0 V TTL/CMOS compatible
Number of Logic Array Blocks — [DATA_NEEDED: number of LABs]
Maximum User Flash Memory — [DATA_NEEDED: user flash memory]

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