EP1810GC-35AB vs EP1810JC-25 Comparaison
Comparaison détaillée côte à côte de EP1810GC-35AB par Altera et EP1810JC-25 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810GC-35AB | EP1810JC-25 |
|---|---|---|
| Marque | Altera | Intel |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | NRND |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $9,95 | $6,80 |
| Product Family | Classic EPLD | — |
| Technology | CMOS EPROM | CMOS, UV-erasable (windowed ceramic DIP) |
| Number of Macrocells | 48 | — |
| Number of Usable Gates | 1200 | — |
| Maximum Inputs | 64 | — |
| Maximum Outputs | 48 | — |
| Number of I/O Pins | 48 | — |
| Dedicated Input Pins | 12 | — |
| Propagation Delay (tPD) | 35 ns | 25 ns |
| Maximum Toggle Frequency | 62.5 MHz | [DATA_NEEDED: max fMAX] |
| Supply Voltage (VCC) | 5 V | 4.75 V to 5.25 V |
| Package Type | Pin Grid Array (PGA), ceramic | — |
| Température de fonctionnement | [DATA_NEEDED: operating temperature range] | -40 °C to 85 °C (industrial, per distributor listings) |
| Programming Method | UV-erasable EPROM, in-system via JTAG-like interface | — |
| Statut RoHS | unknown | [DATA_NEEDED: RoHS compliance status] |
| Product Type | — | Classic EPLD (Erasable Programmable Logic Device) |
| Family | — | Altera/Intel Classic EPLD (EP1810 series) |
| Macrocells | — | 48 |
| Input Lines | — | 60 (including I/O) |
| I/O Lines | — | 48 |
| Dedicated Inputs | — | 12 |
| External Clock Inputs | — | 4 |
| Boîtier | — | 28-pin ceramic DIP (J) with quartz window |
| Type de montage | — | Through-hole |
| Erasure Method | — | UV light (windowed package) |
| Statut du cycle de vie | — | NRND (Not Recommended for New Designs) |