EP1810GI-45 vs EP1810JC35 Comparaison
Comparaison détaillée côte à côte de EP1810GI-45 par Altera et EP1810JC35 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810GI-45 | EP1810JC35 |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $56,40 | $9,75 |
| Device Type | UV Erasable Programmable Logic Device (EPLD) | — |
| Family | Altera Classic EPLD | Altera Classic EPLD |
| Macrocells | 24 | 48 |
| Flip-Flops | 48 | — |
| Propagation Delay (tpd) | 45 ns | — |
| Speed Grade | -45 | — |
| Technology | CMOS | — |
| Package Type | Ceramic Pin Grid Array with UV window | — |
| Nombre de broches | 68 | — |
| Type de montage | Through-Hole | — |
| Programmable | Yes (UV-erasable, electrically programmable) | — |
| Statut RoHS | Non-compliant (ceramic PGA) | [DATA_NEEDED: RoHS compliance for EP1810JC35] |
| Lead-Free | No | — |
| Température de fonctionnement | [DATA_NEEDED: operating temperature range] | 0 C to +70 C (Commercial) |
| Tension d'alimentation | [DATA_NEEDED: VCC range] | — |
| Product Type | — | UV-erasable / OTP Complex PLD (EPLD) |
| Logic Gates (typ.) | — | [DATA_NEEDED: logic gates count] |
| Maximum User I/O Pins | — | [DATA_NEEDED: user I/O count for PLCC-68] |
| Propagation Delay (tPD) | — | 35 ns |
| Fréquence d'horloge maximale | — | 40 MHz |
| Supply Voltage (VCC max) | — | 5.25 V |
| Supply Voltage (VCC min) | — | [DATA_NEEDED: VCC minimum] |
| Process Technology | — | CMOS EPROM cell |
| Boîtier | — | PLCC-68 (J-lead, ceramic) |
| Package Code | — | QCCJ |
| Terminal Form | — | J-BEND |
| Number of Terminals | — | 68 |
| Programming | — | UV-erase (windowed) or OTP |
| Development Tool | — | Altera MAX+plus II / A+plus |