EP1810JI-35 vs EP1810GI-45 Comparaison
Comparaison détaillée côte à côte de EP1810JI-35 par Intel et EP1810GI-45 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810JI-35 | EP1810GI-45 |
|---|---|---|
| Marque | Intel | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $18,60 | $56,40 |
| Device Family | Classic EPLD | — |
| Macrocells | 48 | 24 |
| Logic Array Blocks | 8 LABs of 16 macrocells | — |
| Dedicated Inputs | 48 | — |
| Pin-to-Pin Propagation Delay (tPD) | 35 ns | — |
| Speed Grade | -35 | -45 |
| Boîtier | 28-pin JLCC (J-leaded ceramic, windowed) | — |
| Process Technology | CMOS EPROM (UV-erasable) | — |
| Température de fonctionnement | -40C to +85C (Industrial) | [DATA_NEEDED: operating temperature range] |
| Tension d'alimentation | 5 V (typical classic EPLD) | [DATA_NEEDED: VCC range] |
| Programmability | UV-erase, windowed for lab reprogram | — |
| Type de montage | Through-Hole (J-lead) | Through-Hole |
| Statut RoHS | [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] | Non-compliant (ceramic PGA) |
| Niveau MSL | [DATA_NEEDED: MSL rating] | — |
| Programming Interface | JEDEC fuse file via legacy programmer | — |
| Device Type | — | UV Erasable Programmable Logic Device (EPLD) |
| Family | — | Altera Classic EPLD |
| Flip-Flops | — | 48 |
| Propagation Delay (tpd) | — | 45 ns |
| Technology | — | CMOS |
| Package Type | — | Ceramic Pin Grid Array with UV window |
| Nombre de broches | — | 68 |
| Programmable | — | Yes (UV-erasable, electrically programmable) |
| Lead-Free | — | No |