EP1810JI-35 vs EP1810GM883B Comparaison

Comparaison détaillée côte à côte de EP1810JI-35 par Intel et EP1810GM883B par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1810JI-35 EP1810GM883B
Marque Intel Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $18,60 $125,40
Device Family Classic EPLD EP1810 (Classic EPLD)
Macrocells 48 48
Logic Array Blocks 8 LABs of 16 macrocells —
Dedicated Inputs 48 12
Pin-to-Pin Propagation Delay (tPD) 35 ns —
Speed Grade -35 —
Boîtier 28-pin JLCC (J-leaded ceramic, windowed) —
Process Technology CMOS EPROM (UV-erasable) —
Température de fonctionnement -40C to +85C (Industrial) -55 °C to +125 °C (Military, MIL-STD-883B)
Tension d'alimentation 5 V (typical classic EPLD) —
Programmability UV-erase, windowed for lab reprogram —
Type de montage Through-Hole (J-lead) Through-hole (PGA socket or PCB through-hole)
Statut RoHS [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] —
Niveau MSL [DATA_NEEDED: MSL rating] —
Programming Interface JEDEC fuse file via legacy programmer —
User Flip-Flops — Up to 64
Total Inputs — 60
I/O Pins — 48 (bidirectional, tri-state)
Propagation Delay (tPD) — 50 ns max
Supply Voltage (VCC) — 4.5 V to 5.5 V
Technology — CMOS, UV-erasable
Package Type — Ceramic Pin Grid Array (PGA), 84 pins
Package Designator — GM (ceramic PGA)
Processing Level — MIL-STD-883B (Class B)
Programming Method — UV-erasable / Altera programming hardware
Lead-Free / RoHS — [DATA_NEEDED: lead-free status]
Logic Family — TTL-compatible I/O

Fiches techniques et ressources

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