EP1810LC-20 vs EP1810LC-25 Comparaison
Comparaison détaillée côte à côte de EP1810LC-20 par Intel et EP1810LC-25 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810LC-20 | EP1810LC-25 |
|---|---|---|
| Marque | Intel | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $7,85 | $8,40 |
| Family | Classic EPLD | — |
| Device Type | EPLD (Erasable Programmable Logic Device) | — |
| Usable Gates | 900 | — |
| Macrocells | 48 | 48 |
| Maximum Operating Frequency | 50 MHz | — |
| Propagation Delay (tPD) | 20 ns | 25 ns |
| Tension d'alimentation | 5 V (4.75 V to 5.25 V) | — |
| Technology | CMOS EPROM | CMOS EPLD (erasable programmable logic device) |
| Programmability | UV-Erasable / OTP | — |
| Dedicated Inputs | 12 | 12 |
| Boîtier | 68-pin PLCC | 68-pin JLCC (J-leaded ceramic chip carrier) |
| Package Suffix | LC (PLCC, windowed for UV erase on L variant) | — |
| Speed Grade | 20 ns (commercial) | — |
| Température de fonctionnement | 0C to +70C (commercial) | [DATA_NEEDED: temperature grade for LC package] |
| Type de montage | Surface Mount | Surface Mount |
| Statut RoHS | [DATA_NEEDED: rohs status] | [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet] |
| Product Family | — | Altera Classic EPLD |
| Part Number | — | EP1810LC-25 |
| I/O Pins | — | 48 |
| External Clock Inputs | — | 4 |
| Supply Voltage (VCC) | — | 5 V (TTL-compatible) |
| Operating Mode | — | Turbo-only (no slow-power mode) |
| Package Code | — | LC = 68-pin JLCC |
| Programmable Interconnect | — | Global + Local buses |
| Programming Method | — | Altera Classic programmer + MAX+PLUS II legacy flow |
| Statut du cycle de vie | — | Obsolete (legacy Altera Classic family) |