EP1810LC-20T vs EP1810LC-30 Comparaison
Comparaison détaillée côte à côte de EP1810LC-20T par Intel et EP1810LC-30 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810LC-20T | EP1810LC-30 |
|---|---|---|
| Marque | Intel | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $9,95 | $9,95 |
| Family | Altera Classic EPLD | Altera Classic EPLD |
| Product Type | CPLD (Complex Programmable Logic Device) | Classic EPLD (Erasable Programmable Logic Device) |
| Usable Gates | 900 gates | — |
| Macrocells | 48 | 48 |
| Logic Array Blocks (LABs) | 4 x 12 macrocells | — |
| Maximum Toggle Frequency | 50 MHz | — |
| Pin-to-Pin Logic Delay (tPD) | 20 ns | — |
| Supply Voltage (VCC) | 5 V | — |
| Package Type | PLCC-68 (J-lead) | — |
| Type de montage | Surface Mount (socket-compatible) | — |
| Configuration Memory | On-chip EEPROM (non-volatile) | — |
| Programming Interface | JTAG (IEEE 1149.1) and Altera Master/Slave serial | — |
| Température de fonctionnement | 0C to +70C (commercial) | [DATA_NEEDED: temperature grade] |
| Shipping Format | Tape & Reel ("T" suffix) | — |
| Statut RoHS | Non-compliant (legacy 5V PLCC) | unknown (legacy ceramic package) |
| Flip-Flops | — | 48 (one per macrocell) |
| Speed Grade (tPD) | — | 30 ns |
| Tension d'alimentation | — | 5 V (typical) |
| Technology | — | CMOS, low-power (LC) |
| Boîtier | — | JLCC-68 (68-pin J-Lead ceramic chip carrier) |
| Programming | — | Device programmer or JTAG |
| Standby Current | — | [DATA_NEEDED: ICC standby] |
| Nombre de broches | — | 68 |
| Number of I/O Pins | — | [DATA_NEEDED: I/O count] |
| Logic Blocks | — | 48 macrocells |