EP1810LC-25 vs EP1810LC-20 Comparaison
Comparaison détaillée côte à côte de EP1810LC-25 par Altera et EP1810LC-20 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810LC-25 | EP1810LC-20 |
|---|---|---|
| Marque | Altera | Intel |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $8,40 | $7,85 |
| Product Family | Altera Classic EPLD | — |
| Part Number | EP1810LC-25 | — |
| Macrocells | 48 | 48 |
| Propagation Delay (tPD) | 25 ns | 20 ns |
| Dedicated Inputs | 12 | 12 |
| I/O Pins | 48 | — |
| External Clock Inputs | 4 | — |
| Supply Voltage (VCC) | 5 V (TTL-compatible) | — |
| Operating Mode | Turbo-only (no slow-power mode) | — |
| Boîtier | 68-pin JLCC (J-leaded ceramic chip carrier) | 68-pin PLCC |
| Package Code | LC = 68-pin JLCC | — |
| Type de montage | Surface Mount | Surface Mount |
| Technology | CMOS EPLD (erasable programmable logic device) | CMOS EPROM |
| Programmable Interconnect | Global + Local buses | — |
| Programming Method | Altera Classic programmer + MAX+PLUS II legacy flow | — |
| Statut du cycle de vie | Obsolete (legacy Altera Classic family) | — |
| Statut RoHS | [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet] | [DATA_NEEDED: rohs status] |
| Température de fonctionnement | [DATA_NEEDED: temperature grade for LC package] | 0C to +70C (commercial) |
| Family | — | Classic EPLD |
| Device Type | — | EPLD (Erasable Programmable Logic Device) |
| Usable Gates | — | 900 |
| Maximum Operating Frequency | — | 50 MHz |
| Tension d'alimentation | — | 5 V (4.75 V to 5.25 V) |
| Programmability | — | UV-Erasable / OTP |
| Package Suffix | — | LC (PLCC, windowed for UV erase on L variant) |
| Speed Grade | — | 20 ns (commercial) |