EP1810LC-30 vs EP1810LC-20 Comparaison
Comparaison détaillée côte à côte de EP1810LC-30 par Altera et EP1810LC-20 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810LC-30 | EP1810LC-20 |
|---|---|---|
| Marque | Altera | Intel |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $9,95 | $7,85 |
| Product Type | Classic EPLD (Erasable Programmable Logic Device) | — |
| Family | Altera Classic EPLD | Classic EPLD |
| Macrocells | 48 | 48 |
| Flip-Flops | 48 (one per macrocell) | — |
| Speed Grade (tPD) | 30 ns | — |
| Tension d'alimentation | 5 V (typical) | 5 V (4.75 V to 5.25 V) |
| Technology | CMOS, low-power (LC) | CMOS EPROM |
| Boîtier | JLCC-68 (68-pin J-Lead ceramic chip carrier) | 68-pin PLCC |
| Programming | Device programmer or JTAG | — |
| Température de fonctionnement | [DATA_NEEDED: temperature grade] | 0C to +70C (commercial) |
| Standby Current | [DATA_NEEDED: ICC standby] | — |
| Nombre de broches | 68 | — |
| Number of I/O Pins | [DATA_NEEDED: I/O count] | — |
| Logic Blocks | 48 macrocells | — |
| Statut RoHS | unknown (legacy ceramic package) | [DATA_NEEDED: rohs status] |
| Device Type | — | EPLD (Erasable Programmable Logic Device) |
| Usable Gates | — | 900 |
| Maximum Operating Frequency | — | 50 MHz |
| Propagation Delay (tPD) | — | 20 ns |
| Programmability | — | UV-Erasable / OTP |
| Dedicated Inputs | — | 12 |
| Package Suffix | — | LC (PLCC, windowed for UV erase on L variant) |
| Speed Grade | — | 20 ns (commercial) |
| Type de montage | — | Surface Mount |