EP1810LI-25 vs EP1810LC-25 Comparaison

Comparaison détaillée côte à côte de EP1810LI-25 par Altera et EP1810LC-25 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1810LI-25 EP1810LC-25
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $9,95 $8,40
Family Altera Classic EPLD —
Device Type EPLD (Erasable Programmable Logic Device), UV-erasable / OTP —
Macrocells 48 48
Usable Gates 900 —
Propagation Delay (tPD) 25 ns 25 ns
Maximum Counter Frequency 40 MHz —
Supply Voltage (VCC) 4.5 V to 5.5 V (nominal 5 V) 5 V (TTL-compatible)
I/O Pins 48 48
Dedicated Inputs 12 12
Global Clock Inputs 4 —
Interconnect Programmable global and local buses —
Boîtier 68-pin PLCC (J68, J-Lead) 68-pin JLCC (J-leaded ceramic chip carrier)
JESD-30 Package Code S-PQCC-J68 —
Process Technology CMOS —
Operating Temperature (Industrial 'I' suffix) -40 C to +85 C —
Programming Mode EPROM/UV-erasable (windowed) and OTP —
Development Tool Altera MAX+PLUS II —
Statut RoHS unknown [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet]
Lead-Free Status unknown —
Product Family — Altera Classic EPLD
Part Number — EP1810LC-25
External Clock Inputs — 4
Operating Mode — Turbo-only (no slow-power mode)
Package Code — LC = 68-pin JLCC
Type de montage — Surface Mount
Technology — CMOS EPLD (erasable programmable logic device)
Programmable Interconnect — Global + Local buses
Programming Method — Altera Classic programmer + MAX+PLUS II legacy flow
Statut du cycle de vie — Obsolete (legacy Altera Classic family)
Température de fonctionnement — [DATA_NEEDED: temperature grade for LC package]

Fiches techniques et ressources

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