EP1K100FC256-3N vs EP1K100FI256-3 Comparaison

Comparaison détaillée côte à côte de EP1K100FC256-3N par Altera et EP1K100FI256-3 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Altera
EP1K100FC256-3N EP1K100FC256-3N - ACEX 1K FPGA 100K Gates | Altera

EP1K100FC256-3N - ACEX 1K FPGA 100K Gates | Altera

EP1K100FC256-3N Obsolete

Comparaison des spécifications

Paramètre EP1K100FC256-3N EP1K100FI256-3
Marque Altera Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Dernier achat
Statut du stock In Stock In Stock
Prix unitaire (USD) $0,00 $52,90
Product Family ACEX 1K —
Programmable Logic Type FPGA (Field Programmable Gate Array) —
Number of Logic Elements/Cells 4992 —
Number of LABs 624 —
Total RAM Bits 49152 —
Number of User I/Os 186 —
Typical Gate Count 100000 100,000 gates
Core Supply Voltage (VCCINT) 2.5 V —
Process Technology 0.22 um 0.22 micron CMOS
Boîtier 256-BGA (FBGA) 256-ball FineLine BGA (FBGA-256)
Number of Pins/Terminals 256 —
Type de montage Surface Mount Surface Mount
Terminal Form BALL —
Package Code BGA —
Speed Grade -3 (commercial) -3
Maximum Internal Frequency [DATA_NEEDED: maximum internal frequency; conflicts in listings: 200 MHz vs 250 MHz, use timing report] —
Operating Temperature Grade Commercial (per Partstack listing) —
Number of EABs [DATA_NEEDED: number of embedded array blocks] —
Statut RoHS [DATA_NEEDED: N suffix suggests lead-free but no certificate found] [DATA_NEEDED: RoHS status]
Family — ACEX 1K
Device Logic Elements — 4,992
Maximum RAM Bits — 49,152 bits
User I/O Pins — 186
Dedicated Inputs — 6
Nominal Core Voltage — 2.5 V
Core Voltage Range — 2.375 V to 2.625 V
Plage de température de fonctionnement — -40 C to +85 C (Industrial)
Configuration Method — SRAM-based, JTAG / PS / AS supported
Lead-Free — [DATA_NEEDED: lead-free status]
AEC-Q100 Qualification — Not qualified
Niveau MSL — [DATA_NEEDED: MSL level]
JTAG Boundary Scan — Yes (IEEE 1149.1)

Fiches techniques et ressources

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