EP1SGX25FF1020C6ES vs EP1SGX25FF1020 Comparaison

Comparaison détaillée côte à côte de EP1SGX25FF1020C6ES par Altera et EP1SGX25FF1020 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1SGX25FF1020C6ES EP1SGX25FF1020
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $192,40 $295,00
Product Type FPGA (Field-Programmable Gate Array) —
Family Stratix GX Stratix GX
Logic Elements 25,660 —
Logic Array Blocks (LABs) 2,566 —
Process Technology 130 nm CMOS 130 nm CMOS
Core Supply Voltage 1.5 V —
Multi-Gigabit Transceivers Up to 20 channels, 622 Mbps to 3.1875 Gbps —
Boîtier FC-FBGA-1020, 33 x 33 mm, 1 mm ball pitch 1020-ball FCBGA (PBGA, 1.00 mm pitch)
Logic Family CMOS —
Number of Pins / Balls 1020 —
Température de fonctionnement 0 °C to +85 °C (commercial) -40C to +85C (industrial variant) / 0C to +85C (commercial variant)
Type de montage Surface Mount (BGA) Surface Mount (BGA)
Lead Free Yes —
Speed Grade C6 —
Ordering Suffix ES (engineering sample / extended reliability) —
Max Internal Clock Frequency [DATA_NEEDED: maximum Fmax] —
Embedded Memory TriMatrix (M512/M4K/M-RAM blocks) —
DSP Blocks Dedicated 18 x 18 multipliers Embedded dedicated multipliers
Logic Elements (LE) — 25,660
Configurable Logic Blocks (CLB) — 2,566
Embedded Memory (bits) — 1,944,576
Logic Cells (per FPGAkey) — 25,660
Combinatorial Delay (Tpd) — 7.49 ns (per Microchip USA datasheet summary)
Operating Frequency (max) — [DATA_NEEDED: max internal operating frequency]
Pin/Package Count — 1020
Tension d'alimentation — [DATA_NEEDED: core VCC voltage]
Statut RoHS — [DATA_NEEDED: RoHS compliance status]
Serial Transceivers — Embedded SERDES (multi-gigabit, protocol-dependent)
PLL / Clock Management — Embedded PLLs
Configuration Method — SRAM-based, configuration via JTAG / passive serial / fast passive parallel

Fiches techniques et ressources

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