EP610PC-15 vs EP610DC-10 Comparaison

Comparaison détaillée côte à côte de EP610PC-15 par Altera et EP610DC-10 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP610PC-15 EP610DC-10
Marque Altera Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $17,50 $7,95
Family Classic EPLD —
Device Type EPLD (Erasable Programmable Logic Device) —
Usable Gates 300 gates —
Macrocells 16 16
Logic Delay (tPD) 15 ns (pin-to-pin, -15 speed grade) —
Maximum Counter Frequency 100 MHz (per family datasheet) —
Pipelined Data Rate Up to 100 MHz —
Supply Voltage (VCC) 5 V (single supply) —
Technology CMOS CMOS, EPROM-based (UV-erasable)
Architecture PAL-type, sum-of-products AND/OR array —
TTL Emulation 100% TTL compatible —
Boîtier PDIP-24 (plastic DIP, 24-pin) 24-pin CDIP (Ceramic DIP, windowed)
Nombre de broches 24 pins —
Température de fonctionnement [DATA_NEEDED: operating temperature range] 0C to +70C (commercial)
Type de montage Through-Hole (DIP) Through-Hole
Statut RoHS [DATA_NEEDED: RoHS status] [DATA_NEEDED: not stated in verified web data]
Development Tool Altera MAX+PLUS II —
Logic Test Circuitry On-board for AC/DC verification —
Device Family — Altera Classic EPLD
Maximum Pipelined Data Rate — 100 MHz
Pin-to-Pin Propagation Delay (tpd) — 10 ns
Speed Grade — -10
Tension d'alimentation — 5 V (single supply)
I/O Pins — [DATA_NEEDED: exact I/O count for CDIP-24 variant]
Logic Elements — 16 macrocells (programmable AND/OR array)
Configuration Memory — UV-erasable EPROM
Reprogrammable — Yes (UV erase window on package)

Fiches techniques et ressources

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