EP910LC-35H vs EP910DC-35 Comparaison

Comparaison détaillée côte à côte de EP910LC-35H par Altera et EP910DC-35 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910LC-35H EP910DC-35
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $25,00 $10,95
Family Classic EPLD (EP910) Classic EPLD EP910
Logic Elements 24 macrocells —
Equivalent Gates 450 usable gates —
Propagation Delay (tpd) 35 ns 35 ns
Supply Voltage (VCC) 5 V (4.75 V to 5.25 V) —
Technology CMOS, UV-erasable EPROM CMOS, UV-erasable EPROM cell
Boîtier 40-pin Ceramic DIP (H suffix) 40-pin CDIP (Ceramic DIP) with quartz window
User I/O Pins 36 —
Dedicated Inputs 10 12
Température de fonctionnement [DATA_NEEDED: operating temperature range grade] 0 °C to +70 °C (commercial)
Erasure Method UV (quartz window on H package) —
Programming Method Altera hardware programmer JEDEC fuse map via device programmer; UV erase
Logic Levels TTL compatible —
Courant de repos [DATA_NEEDED: typical ICC value] —
Process Node [DATA_NEEDED: process geometry] —
Type de montage Through-hole (Ceramic DIP) —
Statut RoHS unknown Non-compliant (ceramic DIP with Pb-bearing lead finish)
Lifecycle Obsolete (long-term supply via Rochester Electronics) Obsolete / last-time-buy from authorized distributors
Device Type — UV-Erasable CMOS PLD (PAL-type)
Architecture — PAL-type sum-of-products AND-OR array
Usable Gates — 900 gates
Macrocells — 24
Product Terms — 240
I/O Pins — 24
Total Inputs — 36
Fréquence d'horloge maximale — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
Lead Pitch — 2.540 mm
Termination Style — Through-Hole

Fiches techniques et ressources

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