EP910LC-35H vs EP910DC-40 Comparaison

Comparaison détaillée côte à côte de EP910LC-35H par Altera et EP910DC-40 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910LC-35H EP910DC-40
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $25,00 $13,95
Family Classic EPLD (EP910) —
Logic Elements 24 macrocells —
Equivalent Gates 450 usable gates —
Propagation Delay (tpd) 35 ns —
Supply Voltage (VCC) 5 V (4.75 V to 5.25 V) —
Technology CMOS, UV-erasable EPROM —
Boîtier 40-pin Ceramic DIP (H suffix) DIP-40 (ceramic, through-hole)
User I/O Pins 36 —
Dedicated Inputs 10 12
Température de fonctionnement [DATA_NEEDED: operating temperature range grade] —
Erasure Method UV (quartz window on H package) —
Programming Method Altera hardware programmer UV-erase + EPROM programmer; on-board logic test circuitry
Logic Levels TTL compatible —
Courant de repos [DATA_NEEDED: typical ICC value] —
Process Node [DATA_NEEDED: process geometry] —
Type de montage Through-hole (Ceramic DIP) Through-Hole
Statut RoHS unknown [DATA_NEEDED: rohs_status]
Lifecycle Obsolete (long-term supply via Rochester Electronics) —
Device Family — Classic EPLD (EP910 series)
Architecture — PAL-type AND/OR, UV-erasable CMOS
Macrocells — 24
Bidirectional I/O Pins — 24
Total Inputs to Logic Array — 36
Product Terms — 240 maximum
Maximum Propagation Delay (tPD) — 40 ns
Maximum Operating Frequency (fMAX) — 25 MHz
Global Clocks — 2
Tension d'alimentation — 5 V (typical for Classic EPLD family)
Operating Temperature (Commercial) — 0 °C to 70 °C

Fiches techniques et ressources

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