EPC1L20 vs EPC1LC20-W Comparaison
Comparaison détaillée côte à côte de EPC1L20 par Altera et EPC1LC20-W par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPC1L20 | EPC1LC20-W |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | Memory ICs | Memory ICs |
| Statut du cycle de vie | Actif | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $3,75 | $9,85 |
| Type de mémoire | OTP Configuration PROM (Flash) | OTP (One-Time Programmable) Configuration PROM |
| Taille de mémoire | 1 Mbit | 1 Mbit |
| Configuration Clock (max) | 8 MHz | — |
| Flash Access Time | 90 ns (approx.) | — |
| Max Read Bandwidth | 160 Mbps (16-bit DQ bus) | — |
| Interface | Serial / FPP configuration + JTAG (IEEE 1149.1) | Altera serial configuration (DCLK / DATA / nCONFIG / nSTATUS) |
| Tension d'alimentation | 3.3 V (typical) | 3.3 V and 5.0 V |
| Programmability | One-Time Programmable (OTP) | — |
| Boîtier | 20-pin PLCC (9x9 mm) | 20-PLCC J-lead (9x9 mm) |
| Type de montage | Through-Hole / Socket | Surface Mount (PLCC socket or direct solder) |
| Température de fonctionnement | [DATA_NEEDED: operating temperature range] | — |
| JTAG / ISP Support | Yes (IEEE 1149.1) | — |
| Compatible FPGA Series | Stratix, Cyclone, APEX, FLEX, ACEX, LUT-based families | — |
| Statut RoHS | [DATA_NEEDED: RoHS compliance] | Compliant (Pb-free -W finish) |
| Lead-Free | [DATA_NEEDED: lead-free status] | — |
| Configuration Clock (DCLK) | — | 8 MHz maximum |
| In-System Programming | — | Yes - IEEE 1149.1 (JTAG) ISP at 3.3 V / 5.0 V |
| Lead Finish | — | Pb-free (matte tin) - "-W" suffix |
| Daisy-Chain Support | — | Yes - multiple EPC1 / EPC2 devices cascade to program larger FPGAs |
| Compression Support | — | Yes - stores compressed Altera FPGA bitstreams |
| Plage de température de fonctionnement | — | [DATA_NEEDED: operating temperature range] |
| Programming Cycles | — | 1 (OTP) |
| Target FPGA Families | — | Cyclone, FLEX 6000 / 10K / 10KE, ACEX 1K, APEX 20K, Mercury |