EPC8QI100 vs EPC4QI100N Comparaison

Comparaison détaillée côte à côte de EPC8QI100 par Intel et EPC4QI100N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPC8QI100 EPC4QI100N
Marque Intel Altera
Catégorie Memory ICs Memory ICs
Statut du cycle de vie Obsolete Actif
Statut du stock In Stock In Stock
Prix unitaire (USD) $10,85 $10,40
Type de mémoire Flash (NOR, Enhanced Configuration PROM) In-System Programmable Configuration PROM (NOR flash)
Taille de mémoire 8 Mbit 4 Mbit (4,194,304 bits)
Supply Voltage (Core) 3.3 V —
Supply Voltage (I/O) 3.3 V —
Interface Altera FPGA configuration serial/parallel (FPP) + JTAG (IEEE 1149.1) Altera serial (x1) configuration + JTAG
In-System Programmability IEEE Std. 1532 compliant —
Programming Language Jam STAPL —
Boundary Scan JTAG boundary-scan test supported —
Data Compression Yes (increases effective capacity) —
Configuration Controller On-chip, dedicated to Altera FPGAs —
Initiate-Configuration Pin nINIT_CONF (private JTAG instruction) —
Température de fonctionnement -40C to +85C (industrial) -40C to +85C (industrial)
Boîtier 100-PQFP (20 x 14 mm) 100-pin PQFP (PowerPQFP, 20x14 mm)
Type de montage Surface Mount Surface Mount
Compatible FPGAs Stratix, Stratix II, APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, Cyclone, Cyclone II, Arria GX, Stratix GX, Stratix II GX —
Statut RoHS Non-compliant (legacy PQFP, lead-bearing) [DATA_NEEDED: RoHS compliance]
Programmable Type — In System Programmable (ISP via JTAG)
Supply Voltage (VCC) — 3.0 V to 3.6 V
Configuration Clock DCLK — [DATA_NEEDED: DCLK maximum frequency]
Active Supply Current (ICC active) — [DATA_NEEDED: ICC active typical value]
Standby Supply Current — [DATA_NEEDED: ICC standby typical value]
Storage Temperature — -65C to +150C
Package Code — QI100 (PQFP-100, industrial)
Niveau MSL — [DATA_NEEDED: MSL rating]
JTAG Standard — IEEE 1149.1 boundary-scan / ISP
Cascading — Supported (multi-device daisy chain)
Target FPGAs — Altera Cyclone, Cyclone II, Stratix series

Fiches techniques et ressources

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