EPC8QI100 vs EPC4QI100N Comparação

Comparação detalhada lado a lado de EPC8QI100 por Intel e EPC4QI100N por Altera. Compare especificações principais, parâmetros elétricos, encapsulamento, status do ciclo de vida, preços e disponibilidade para determinar o melhor componente para os requisitos do seu projeto.

Comparação de especificações

Parâmetro EPC8QI100 EPC4QI100N
Marca Intel Altera
Categoria Memory ICs Memory ICs
Status do ciclo de vida Obsolete Ativo
Status do estoque In Stock In Stock
Preço unitário (USD) $10,85 $10,40
Tipo de memória Flash (NOR, Enhanced Configuration PROM) In-System Programmable Configuration PROM (NOR flash)
Tamanho da memória 8 Mbit 4 Mbit (4,194,304 bits)
Supply Voltage (Core) 3.3 V —
Supply Voltage (I/O) 3.3 V —
Interface Altera FPGA configuration serial/parallel (FPP) + JTAG (IEEE 1149.1) Altera serial (x1) configuration + JTAG
In-System Programmability IEEE Std. 1532 compliant —
Programming Language Jam STAPL —
Boundary Scan JTAG boundary-scan test supported —
Data Compression Yes (increases effective capacity) —
Configuration Controller On-chip, dedicated to Altera FPGAs —
Initiate-Configuration Pin nINIT_CONF (private JTAG instruction) —
Temperatura de operação -40C to +85C (industrial) -40C to +85C (industrial)
Encapsulamento 100-PQFP (20 x 14 mm) 100-pin PQFP (PowerPQFP, 20x14 mm)
Tipo de montagem Surface Mount Surface Mount
Compatible FPGAs Stratix, Stratix II, APEX II, APEX 20K, Mercury, ACEX 1K, FLEX 10K, Cyclone, Cyclone II, Arria GX, Stratix GX, Stratix II GX —
Status RoHS Non-compliant (legacy PQFP, lead-bearing) [DATA_NEEDED: RoHS compliance]
Programmable Type — In System Programmable (ISP via JTAG)
Supply Voltage (VCC) — 3.0 V to 3.6 V
Configuration Clock DCLK — [DATA_NEEDED: DCLK maximum frequency]
Active Supply Current (ICC active) — [DATA_NEEDED: ICC active typical value]
Standby Supply Current — [DATA_NEEDED: ICC standby typical value]
Storage Temperature — -65C to +150C
Package Code — QI100 (PQFP-100, industrial)
Nível MSL — [DATA_NEEDED: MSL rating]
JTAG Standard — IEEE 1149.1 boundary-scan / ISP
Cascading — Supported (multi-device daisy chain)
Target FPGAs — Altera Cyclone, Cyclone II, Stratix series

Fichas técnicas e recursos

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