EPM3064ATC100-7 vs EPM3064ATC100-4N Comparaison

Comparaison détaillée côte à côte de EPM3064ATC100-7 par Altera et EPM3064ATC100-4N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3064ATC100-7 EPM3064ATC100-4N
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $3,08 $4,60
Family MAX 3000A MAX 3000A
Usable Gates 1,250 1,250
Macrocells 64 —
Logic Array Blocks (LABs) 2 —
Maximum User I/Os 66 (in 100-pin TQFP) —
Pin-to-Pin Propagation Delay (tPD) 7.5 ns (-7 speed grade) —
Maximum Internal Counter Frequency 135.1 MHz —
Supply Voltage - VCCINT (Core) 3.3 V —
Supply Voltage - VCCIO (I/O) 2.5 V or 3.3 V (5.0 V tolerant inputs) —
Technology CMOS EEPROM —
Boîtier 100-pin TQFP 100-pin TQFP
Type de montage Surface Mount Surface Mount
Température de fonctionnement 0C to +70C (commercial) 0C to +70C (commercial)
In-System Programming (ISP) Yes, via IEEE 1149.1 JTAG —
PCI Compliance PCI Local Bus Specification Revision 2.2 —
JTAG Boundary Scan Yes —
Lead Free / RoHS Compliant (modern shipments) —
Device Type — CPLD (Complex Programmable Logic Device)
Macro Cells — 64
Logic Array Blocks — 2
User I/O Pins — 66
Pin-to-Pin Delay (tPD) — 4.5 ns
Counter Frequency — 222.2 MHz (max)
Supply Voltage (VCCINT) — 3.3 V
I/O Supply Voltage (VCCIO) — 3.3 V or 2.5 V
Programming Interface — IEEE Std. 1149.1 JTAG (ISP)
ISP Standard — IEEE Std. 1532
Process Technology — CMOS EEPROM
Statut RoHS — [DATA_NEEDED: RoHS status]

Fiches techniques et ressources

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