EPM3064ATC44-10 vs EPM3064ATC44-10N Comparaison
Comparaison détaillée côte à côte de EPM3064ATC44-10 par Altera et EPM3064ATC44-10N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPM3064ATC44-10 | EPM3064ATC44-10N |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Actif |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $4,35 | $5,10 |
| Family | MAX 3000A | MAX 3000A |
| Logic Elements / Macrocells | 64 macrocells | — |
| Usable Gates | 1,250 | 1250 |
| Number of Logic Blocks / LABs | 4 LABs | — |
| Propagation Delay (tPD) | 10 ns | — |
| Maximum Internal Frequency | 227.3 MHz (counter speed) | — |
| Programmable I/Os | 34 | — |
| Supply Voltage (VCCINT) | 3.0 V to 3.6 V (3.3 V typical) | 3.3 V |
| I/O Bank Voltage (VCCIO) | MultiVolt 1.5 V / 1.8 V / 2.5 V / 3.3 V | — |
| Technology | CMOS EEPROM, 5 V tolerant I/O | — |
| In-System Programming | IEEE Std. 1532 (JTAG) | IEEE Std. 1532 compliant |
| Boundary-Scan Support | IEEE 1149.1 (JTAG) | — |
| Boîtier | TQFP-44, 10 x 10 mm, 0.8 mm pitch | TQFP-44 (10x10 mm) |
| Type de montage | Surface Mount | Surface Mount |
| Plage de température de fonctionnement | 0C to +70C (commercial) | — |
| Statut RoHS | Non-compliant (legacy Altera, Pb-bearing) | Compliant |
| Device Type | — | CPLD (Complex Programmable Logic Device) |
| Macro Cells | — | 64 |
| User I/O Pins | — | 34 |
| Logic Array Blocks (LABs) | — | 4 |
| Pin-to-Pin Delay (tPD) | — | 10 ns |
| Maximum Counter Frequency | — | 192.3 MHz |
| I/O Standard | — | MultiVolt (mixed 1.5 V / 1.8 V / 2.5 V / 3.3 V) |
| Configuration Memory | — | EEPROM (non-volatile) |
| Boundary-Scan Test | — | IEEE Std. 1149.1 (JTAG) compliant |
| Température de fonctionnement | — | 0C to +70C (commercial) |
| Pin-Locking | — | Yes (across design iterations) |