EPM3256AFC256-10 vs EPM3256AFC256-10N Comparaison

Comparaison détaillée côte à côte de EPM3256AFC256-10 par Altera et EPM3256AFC256-10N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3256AFC256-10 EPM3256AFC256-10N
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Dernier achat Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $19,95 $25,95
Family MAX 3000A MAX 3000A
Logic Family CMOS (EEPROM-based) CMOS
Device Type CPLD (Complex Programmable Logic Device) CPLD (Complex Programmable Logic Device)
Macro Cells 256 —
Usable Gates 5,000 5,000 gates
Logic Array Blocks (LABs) 16 (16 macrocells each) —
Maximum User I/Os 161 —
Propagation Delay (tPD) 10 ns —
Internal Counter Frequency (fCNT) 95.2 MHz —
Supply Voltage (VCCINT) 3.3 V —
I/O Voltage Tolerance 5.0 V tolerant —
In-System Programmability Yes (3.3 V ISP via JTAG IEEE 1149.1) —
Température de fonctionnement 0°C to +70°C (Commercial) 0 C to 70 C (commercial)
Boîtier 256-ball FBGA (Fine-Line BGA) 256-pin FineLine BGA
Pitch [DATA_NEEDED: BGA ball pitch] —
Type de montage Surface Mount —
Statut RoHS [DATA_NEEDED: RoHS compliance status] —
Macrocells — 256
Maximum User I/O — 161
Pin-to-Pin Logic Delay — 10 ns
Maximum Counter Frequency — 227.3 MHz
Core Voltage — 3.3 V
I/O Logic Level Compatibility — 5.0 V / 3.3 V / 2.5 V (MultiVolt)
Programmability — EEPROM, in-system programmable (ISP)
JTAG Interface — IEEE 1532 / JTAG (TDI, TDO, TMS, TCK)
PCI Compliance — PCI Local Bus Specification Rev 2.2 (at -10 grade)

Fiches techniques et ressources

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