EPM3256AFC256-7 vs EPM3512AFC256-18 Comparaison

Comparaison détaillée côte à côte de EPM3256AFC256-7 par Altera et EPM3512AFC256-18 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3256AFC256-7 EPM3512AFC256-18
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $12,10 $17,20
Family MAX 3000A MAX 3000A
Device Type CPLD (Complex Programmable Logic Device) —
Macro Cells 256 —
Logic Array Blocks (LABs) 16 16
Usable Gates 10,000 —
User I/Os 161 —
Pin-to-Pin Logic Delay 4.5 ns (max) —
Counter Frequency 227.3 MHz (max) —
Propagation Delay (tpd) 10 ns —
Core Voltage 3.3 V —
I/O Compatibility 5.0 V / 3.3 V / 2.5 V (MultiVolt I/O) —
Process Technology CMOS EEPROM, 0.30 µm —
In-System Programmability IEEE Std. 1532-compliant 3.3-V ISP —
Boundary-Scan Test JTAG (IEEE 1149.1) —
Boîtier FBGA-256 (FineLine BGA), 256 balls 256-ball FineLine BGA (FCBGA)
Température de fonctionnement 0 °C to 70 °C (Commercial) [DATA_NEEDED: industrial/commercial grade]
Speed Grade -7 —
Statut RoHS [DATA_NEEDED: RoHS compliance status] [DATA_NEEDED: not specified in retrieved data]
Macrocells — 512
Maximum User I/O Pins — 212
Pin-to-Pin Delay (tPD1) — 18 ns
Global Clock Networks — 4
VCCINT (Core Supply) — 3.0 V to 3.6 V (3.3 V typical)
VCCIO (I/O Supply) — 2.5 V or 3.3 V (MultiVolt)
Programming Technology — EEPROM (non-volatile)
In-System Programming — IEEE Std. 1532 / JTAG (IEEE Std. 1149.1)
Ball Pitch — 1.0 mm
Type de montage — Surface Mount

Fiches techniques et ressources

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