EPM3512AFC256-18 vs EPM3256AFC256-10N Comparaison

Comparaison détaillée côte à côte de EPM3512AFC256-18 par Altera et EPM3256AFC256-10N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3512AFC256-18 EPM3256AFC256-10N
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $17,20 $25,95
Family MAX 3000A MAX 3000A
Macrocells 512 256
Logic Array Blocks (LABs) 16 —
Maximum User I/O Pins 212 —
Pin-to-Pin Delay (tPD1) 18 ns —
Global Clock Networks 4 —
VCCINT (Core Supply) 3.0 V to 3.6 V (3.3 V typical) —
VCCIO (I/O Supply) 2.5 V or 3.3 V (MultiVolt) —
Température de fonctionnement [DATA_NEEDED: industrial/commercial grade] 0 C to 70 C (commercial)
Programming Technology EEPROM (non-volatile) —
In-System Programming IEEE Std. 1532 / JTAG (IEEE Std. 1149.1) —
Boîtier 256-ball FineLine BGA (FCBGA) 256-pin FineLine BGA
Ball Pitch 1.0 mm —
Statut RoHS [DATA_NEEDED: not specified in retrieved data] —
Type de montage Surface Mount —
Device Type — CPLD (Complex Programmable Logic Device)
Usable Gates — 5,000 gates
Maximum User I/O — 161
Pin-to-Pin Logic Delay — 10 ns
Maximum Counter Frequency — 227.3 MHz
Core Voltage — 3.3 V
I/O Logic Level Compatibility — 5.0 V / 3.3 V / 2.5 V (MultiVolt)
Programmability — EEPROM, in-system programmable (ISP)
JTAG Interface — IEEE 1532 / JTAG (TDI, TDO, TMS, TCK)
Logic Family — CMOS
PCI Compliance — PCI Local Bus Specification Rev 2.2 (at -10 grade)

Fiches techniques et ressources

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