EPM3512AFC256-18 vs EPM3512AFC256-19 Comparaison

Comparaison détaillée côte à côte de EPM3512AFC256-18 par Altera et EPM3512AFC256-19 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3512AFC256-18 EPM3512AFC256-19
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $17,20 $10,85
Family MAX 3000A MAX 3000A
Macrocells 512 512
Logic Array Blocks (LABs) 16 16
Maximum User I/O Pins 212 —
Pin-to-Pin Delay (tPD1) 18 ns —
Global Clock Networks 4 —
VCCINT (Core Supply) 3.0 V to 3.6 V (3.3 V typical) —
VCCIO (I/O Supply) 2.5 V or 3.3 V (MultiVolt) —
Température de fonctionnement [DATA_NEEDED: industrial/commercial grade] -40C to +85C (industrial)
Programming Technology EEPROM (non-volatile) —
In-System Programming IEEE Std. 1532 / JTAG (IEEE Std. 1149.1) —
Boîtier 256-ball FineLine BGA (FCBGA) 256-ball FineLine BGA (FC)
Ball Pitch 1.0 mm —
Statut RoHS [DATA_NEEDED: not specified in retrieved data] [DATA_NEEDED: RoHS status]
Type de montage Surface Mount Surface Mount
Device Type — CPLD (Complex Programmable Logic Device)
Usable Gates — 10000
Maximum Operating Frequency — 80 MHz
Pin-to-Pin Delay (tPD) — 7.5 ns
Speed Grade — -19
User I/O Pins — 208
Supply Voltage VCCINT — 3.3 V
I/O Supply Voltage VCCIO — 2.5 V or 3.3 V (5.0 V tolerant inputs)
Programming Interface — JTAG (IEEE 1149.1) / ISP (IEEE 1532)
Process Technology — 0.30 µm CMOS EEPROM
Non-volatile Configuration — Yes (EEPROM-based)

Fiches techniques et ressources

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